STMicroelectronics STM32MP133C F 32-битный микропроцессор Arm Cortex-A7 1 ГГц

Технические характеристики

• Ядро: Arm Cortex-A7
• Память: Внешняя SDRAM, Встроенная SRAM
• Шина данных: 16-битный параллельный интерфейс
• Безопасность: сброс и управление питанием, LPLV-Stop2, режим ожидания
• Корпус: LFBGA, TFBGA с мин. шагом 0.5 мм
• Управление часами
• Ввод/вывод общего назначения
• Матрица межсоединений
• 4 контроллера прямого доступа к памяти
• Периферийные устройства связи: до 29
• Аналоговые периферийные устройства: 6
• Таймеры: до 24, сторожевые таймеры: 2
• Аппаратное ускорение
• Режим отладки
• Предохранители: 3072-бит, включая уникальный идентификатор и HUK для ключей AES 256
• Соответствует ECOPACK2

Подсистема Arm Cortex-A7

Подсистема Arm Cortex-A7 STM32MP133C/F обеспечивает…

Воспоминания

Устройство включает в себя внешнюю SDRAM и встроенную SRAM для хранения данных…

Контроллер ГДР

Контроллер DDR3/DDR3L/LPDDR2/LPDDR3 управляет доступом к памяти…

Управление электроснабжением
Схема электроснабжения и диспетчер обеспечивают стабильную подачу электроэнергии…

Управление часами
RCC управляет распределением и конфигурацией часов…

Универсальные входы/выходы (GPIO)
GPIO обеспечивают интерфейсные возможности для внешних устройств…

Контроллер защиты TrustZone
ETZPC повышает безопасность системы за счет управления правами доступа…

Матрица шинных соединений
Матрица облегчает передачу данных между различными модулями…

Часто задаваемые вопросы

В: Какое максимальное количество поддерживаемых периферийных устройств связи?
A: STM32MP133C/F поддерживает до 29 периферийных устройств связи.

В: Сколько аналоговых периферийных устройств доступно?
A: Устройство оснащено 6 аналоговыми периферийными устройствами для различных аналоговых функций.

«`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 до 1 ГГц, 2×ETH, 2×CAN FD, 2×АЦП, 24 таймера, аудио, криптография и расширенная безопасность
Технический паспорт – производственные данные

Функции
Включает самую современную запатентованную технологию ST
Основной
· 32-битный Arm® Cortex®-A7 L1 32 Кбайт I / 32 Кбайт D 128 Кбайт унифицированного кэша 2-го уровня Arm® NEONTM и Arm® TrustZone®

Воспоминания
· Внешняя память DDR до 1 Гбайт до LPDDR2/LPDDR3-1066 16-бит до DDR3/DDR3L-1066 16-бит
· 168 Кбайт внутренней SRAM: 128 Кбайт AXI SYSRAM + 32 Кбайт AHB SRAM и 8 Кбайт SRAM в резервном домене
· Двойной интерфейс памяти Quad-SPI · Гибкий внешний контроллер памяти с поддержкой до
16-битная шина данных: параллельный интерфейс для подключения внешних ИС и памяти SLC NAND с ECC до 8 бит
Безопасность/охрана
· Безопасная загрузка, периферийные устройства TrustZone®, 12 xtampштифты er, включая 5 активных тampерс
· Температура, об.tagе, частота и мониторинг 32 кГц
Сброс и управление питанием
· Питание VI/O от 1.71 В до 3.6 В (вводы/выводы с толерантностью к напряжению 5 В) · POR, PDR, PVD и BOR · Встроенные LDO (USB 1.8 В, 1.1 В) · Резервный регулятор (~0.9 В) · Внутренние датчики температуры · Режимы низкого энергопотребления: Sleep, Stop, LPLV-Stop,
LPLV-Stop2 и режим ожидания

LFBGA

TFBGA

LFBGA289 (14 × 14 мм) Шаг 0.8 мм

TFBGA289 (9 × 9 мм) TFBGA320 (11 × 11 мм)
мин. шаг 0.5 мм

· Сохранение DDR в режиме ожидания · Управление сопутствующей микросхемой PMIC

Управление часами
· Внутренние генераторы: генератор HSI 64 МГц, генератор CSI 4 МГц, генератор LSI 32 кГц
· Внешние генераторы: генератор HSE 8-48 МГц, генератор LSE 32.768 кГц
· 4 × ФАПЧ с дробным режимом

Ввод/вывод общего назначения
· До 135 защищенных портов ввода-вывода с возможностью прерывания
· До 6 пробуждений

Матрица межсоединений
· 2 матрицы шин 64-битное межсоединение Arm® AMBA® AXI, до 266 МГц 32-битное межсоединение Arm® AMBA® AHB, до 209 МГц

4 контроллера DMA для разгрузки ЦП
· Всего 56 физических каналов
· 1 высокоскоростной универсальный главный контроллер прямого доступа к памяти (MDMA)
· 3 × двухпортовых DMA с FIFO и возможностями маршрутизатора запросов для оптимального управления периферией

Сентябрь 2024 г.
Это информация о продукте в полном производстве.

DS13875 Ред. 5

1/219
www.st.com

STM32MP133C/F

До 29 коммуникационных периферийных устройств
· 5 × I2C FM+ (1 Мбит/с, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Мбит/с,
Интерфейс ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Мбит/с, включая 4 с полным дуплексом
Точность класса аудио I2S через внутреннюю звуковую ФАПЧ или внешний тактовый генератор) (+2 QUADSPI + 4 с USART) · 2 × SAI (стереозвук: I2S, PDM, SPDIF Tx) · SPDIF Rx с 4 входами · 2 × SDMMC до 8 бит (SD/e·MMCTM/SDIO) · 2 × CAN-контроллера, поддерживающие протокол CAN FD · 2 × USB 2.0 высокоскоростной хост или 1 × USB 2.0 высокоскоростной хост

+ 1 × USB 2.0 высокоскоростной OTG одновременно · 2 x Ethernet MAC/GMAC IEEE 1588v2 аппаратное обеспечение, MII/RMII/RGMII
6 аналоговых периферийных устройств
· 2 × АЦП с макс. разрешением 12 бит и скоростью до 5 Мвыб./с
· 1 x датчик температуры · 1 x цифровой фильтр для сигма-дельта модулятора
(DFSDM) с 4 каналами и 2 фильтрами · Внутренний или внешний источник опорного сигнала АЦП VREF+
До 24 таймеров и 2 сторожевых таймера
· 2 × 32-битных таймера с входом до 4 IC/OC/PWM или счетчика импульсов и квадратурного (инкрементального) энкодера
· 2 × 16-битных расширенных таймера · 10 × 16-битных таймеров общего назначения (включая
2 базовых таймера без ШИМ) · 5 × 16-битных маломощных таймеров · Безопасные часы реального времени с точностью до секунды и
аппаратный календарь · 4 системных таймера Cortex®-A7 (безопасные,
небезопасный, виртуальный, гипервизор) · 2 × независимых сторожевых таймера
Аппаратное ускорение
· AES 128, 192, 256 DES/TDES

2 (независимый, независимый защищенный) 5 (2 защищаемых) 4 5 (3 защищаемых)
4 + 4 (включая 2 защищаемых USART), некоторые могут быть источником загрузки
2 (до 4 аудиоканалов), с ведущим/ведомым I2S, входом PCM, портами SPDIF-TX 2
Встроенный HSPHY с BCD Встроенный HS PHY с BCD (защищаемый), может быть источником загрузки
2 × HS совместно используются входами Host и OTG 4

2 (1 × TTCAN), калибровка часов, общий буфер 10 Кбайт 2 (8 + 8 бит) (защищаемый), e·MMC или SD могут быть источником загрузки 2 дополнительных независимых источника питания для интерфейсов SD-карт
1 (dual-quad) (защищаемый), может быть источником загрузки

–
–
Ботинок
–
Ботинок
Загрузить Загрузить
(1)

Параллельный адрес/данные 8/16-бит FMC Параллельный AD-мультиплексор 8/16-бит
NAND 8/16-бит 10/100M/Gigabit Ethernet DMA криптография
Генератор случайных чисел Hash True Предохранители (однократно программируемые)

4 × CS, до 4 × 64 Мбайт
Да, 2× CS, SLC, BCH4/8, может быть источником загрузки 2 x (MII, RMI, RGMII) с PTP и EEE (с возможностью защиты)
3 экземпляра (1 защищенный), 33-канальный MDMA PKA (с защитой DPA), DES, TDES, AES (с защитой DPA)
(все защищенные) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(защищенный) True-RNG (защищенный) 3072 эффективных бита (защищенный, пользователю доступно 1280 бит)

–
Ботинок -
–

16/219

DS13875 Ред. 5

STM32MP133C/F

Описание

Таблица 1. Характеристики и количество периферийных устройств STM32MP133C/F (продолжение)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Разное

Функции

LFBGA289

TFBGA289

TFBGA320

GPIO с прерыванием (общее количество)

135(2)

Защищенные GPIO-контакты для пробуждения

Все
6

Tamper штифты (активные тampэ)

12 5 (XNUMX)

DFSDM До 12-битного синхронизированного АЦП

4 входных канала с 2 фильтрами

–

2(3) (до 5 Мс/с по 12 бит каждый) (защищаемый)

АЦП1: 19 каналов, включая 1 внутренний, 18 каналов доступны для

Всего каналов АЦП 12 бит (4)

пользователь, включая 8-кратный дифференциал

–

АЦП2: 18 каналов, включая 6 внутренний, 12 каналов доступны для

пользователь, включая 6-кратный дифференциал

Внутренний АЦП VREF VREF+ входной контакт

Вход 1.65 В, 1.8 В, 2.048 В, 2.5 В или VREF+ –
Да

1. QUADSPI может загружаться либо с выделенных GPIO, либо с использованием некоторых загрузочных GPIO FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (см. Таблицу 7: определения шариков STM32MP133C/F).
2. Общее количество GPIO включает четыре JTAG GPIO и три BOOT GPIO с ограниченным использованием (могут конфликтовать с подключением внешнего устройства во время сканирования границ или загрузки).
3. При использовании обоих АЦП тактовая частота ядра должна быть одинаковой для обоих АЦП, а встроенные предварительные делители частоты АЦП использовать нельзя.
4. Кроме того, имеются также внутренние каналы: – Внутренний канал АЦП1: VREFINT – Внутренние каналы АЦП2: температура, внутренний объемtagэлектронная ссылка, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Ред. 5

17/219
48

Описание 18/219

STM32MP133C/F

Рисунок 1. Структурная схема STM32MP133C/F

поставки ИС

@ВДДА

HSI

AXIM: Arm 64-битный AXI-интерконнект (266 МГц) T

@VDDCPU

ГИК

T

Процессор Cortex-A7 650/1000 МГц + MMU + FPU + NEONT

32 тыс. долларов США

32 тыс. индонезийских долларов

CNT (таймер) T

ЭТМ

T

2561K2B8LK2B$L+2$SCU T
асинхронный

128 бит

TT

CSI

БИС

Время отладкиamp

генератор ТСГЕН

T

ДАП
(JTAG/SWD)

Системная память 128КБ

ПЗУ 128КБ

38

2 х ETH MAC
10/100/1000(без GMII)

ФИФО

ТТ

T

BKPSRAM 8КБ

T

ГСЧ

T

ХЭШ

16б ФИЗИЧЕСКИЙ УРОВЕНЬ

DDRCTRL 58
LPDDR2/3, DDR3/3L

асинхронный

T

КРИП

T

САЕС

DDRMCE Т ТЗЦ Т

DDRPHYC
T

13

ДЛИ

8b QUADSPI (двойной) T

37

16б

ФМК

T

КПР

T

DLYBSD1

(контроль DLY SDMMC1)

T

DLYBSD2

(контроль DLY SDMMC2)

T

DLYBQS

(управление QUADSPI DLY)

ФИФО ФИФО

ДЛИ ДЛИ

14 8б СДММК1 Т 14 8б СДММК2 Т

ФИЗИЧЕСКИЙ

2

USBH

2

(2xHS-хост)

PLLUSB

ФИФО

T

PCA

ФИФО

Т МДМА 32 канала

AXIMC ТТ

17 16b Трассировочный порт

ETZPC

T

IWDG1

T

@VBAT

ОЧЭС

T

Предохранители OTP

@ВДДА

2

РТК/АВУ

T

12

TAMP / Резервное копирование regs T

@VBAT

2

LSE (32 кГц XTAL)

T

Системная синхронизация STGENC

поколение

STGENR

USBPHYC
(USB 2 x PHY-управление)
IWDG2

@VBAT

@ВДДА

1

ВРЕФБУФ

T

4

16б ЛПТИМ2

T

1

16б ЛПТИМ3

T

1

16б ЛПТИМ4

1

16б ЛПТИМ5

3

штифты BOOT

СИСКФГ

T

8

8b

HDP

10 16b ТИМ1/ШИМ 10 16b ТИМ8/ШИМ

13

САИ1

13

САИ2

9

4-канальный DFSDM

Буфер 10КБ CCU

4

ФДКАН1

4

ФДКАН2

ФИФО ФИФО
APB2 (100 МГц)

8КБ ФИФО
APB5 (100 МГц)

APB3 (100 МГц)

АПБ4

асинхронный AHB2APB

SRAM1 16КБ Т SRAM2 8КБ Т SRAM3 8КБ Т

AHB2APB

ДМА1
8 потока
DMAMUX1
ДМА2
8 потока

DMAMUX2

ДМА3
8 потока

T

PMB (монитор процесса)
DTS (цифровой датчик температуры)

Томtagе регуляторы

@ВДДА

Надзор за поставками

ФИФО

ФИФО

ФИФО

Матрица 2×2
AHB2APB

64 бит AXI

64-битный AXI-мастер

32 бит AHB 32 бит AHB мастер

32 бит АПБ

Защита безопасности TrustZone

AHB2APB

APB2 (100 МГц)

APB1 (100 МГц)
ФИФО ФИФО ФИФО ФИФО ФИФО

MLAHB: матрица шины Arm 32-бит multi-AHB (209 МГц)
АПБ6
ФИФО ФИФО ФИФО ФИФО

@VBAT
T
ФИФО

HSE (XTAL)

2

ПЛЛ1/2/3/4

T

РСС

5

Т ПВР

9

T

ЭКСТИ

16ext

176

T

УСБО

(OTG HS)

ФИЗИЧЕСКИЙ

2

T

12б АЦП1

18

T

12б АЦП2

18

T

ГПИОА

16б

16

T

ГПИОБ

16б

16

T

ГПИОК

16б

16

T

ГПИОД

16б

16

T

ГПИОЕ

16б

16

T

ГПИОФ

16б

16

T

ГПИОГ 16б 16

T

ГПИОГ

16б

15

T

ГПИОИ

16б

8

AHB2APB

T

СШАРТ1

Смарт-карта IrDA

5

T

СШАРТ2

Смарт-карта IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/СМБУС

3

T

I2C4/СМБУС

3

T

I2C5/СМБУС

3

Фильтр Фильтр Фильтр

T

ТИМ12

16б

2

T

ТИМ13

16б

1

T

ТИМ14

16б

1

T

ТИМ15

16б

4

T

ТИМ16

16б

3

T

ТИМ17

16б

3

ТИМ2 ТИМ3 ТИМ4

32б

5

16б

5

16б

5

ТИМ5 ТИМ6 ТИМ7

32б

5

16б

16б

ЛПТИМ1 16б

4

СШАРТ3

Смарт-карта IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Фильтр Фильтр

I2C1/СМБУС

3

I2C2/СМБУС

3

SPI2/I2S2

5

SPI3/I2S3

5

СШАРТ6

Смарт-карта IrDA

5

SPI1/I2S1

5

ФИФО ФИФО

ФИФО ФИФО

MSv67509V2

DS13875 Ред. 5

STM32MP133C/F

3

Функциональный надview

Функциональный надview

3.1
3.1.1
3.1.2

Подсистема Arm Cortex-A7
Функции
· Архитектура ARMv7-A · Кэш инструкций L32 объемом 1 Кбайт · Кэш данных L32 объемом 1 Кбайт · Кэш уровня 128 объемом 2 Кбайт · Набор инструкций Arm + Thumb®-2 · Технология безопасности Arm TrustZone · Расширенный SIMD Arm NEON · Расширения DSP и SIMD · Плавающая точка VFPv4 · Поддержка аппаратной виртуализации · Встроенный модуль трассировки (ETM) · Интегрированный контроллер универсальных прерываний (GIC) со 160 общими периферийными прерываниями · Интегрированный универсальный таймер (CNT)
Надview
Процессор Cortex-A7 — это очень энергоэффективный процессор приложений, разработанный для обеспечения высокой производительности в высокопроизводительных носимых устройствах и других маломощных встроенных и потребительских приложениях. Он обеспечивает до 20 % большую производительность в однопоточном режиме, чем Cortex-A5, и обеспечивает аналогичную производительность, чем Cortex-A9.
Cortex-A7 включает в себя все функции высокопроизводительных процессоров Cortex-A15 и CortexA17, включая поддержку виртуализации на аппаратном уровне, NEON и 128-битный интерфейс шины AMBA 4 AXI.
Процессор Cortex-A7 создан на основе энергоэффективной 8-ядерной архитектуры.tage pipeline of the Cortex-A5 processor. It also benefits from an integrated L2 cache designed for low-power, with lower transaction latencies and improved OS support for cache maintenance. On top of this, there is improved branch prediction and improved memory system performance, with 64-bit loadstore path, 128-bit AMBA 4 AXI buses and increased TLB size (256 entry, up from 128 entry for Cortex-A9 and Cortex-A5), increasing performance for large workloads such as web просмотр.
Технология Thumb-2
Обеспечивает пиковую производительность традиционного кода ARM, а также снижение требований к памяти для хранения инструкций до 30%.
Технология TrustZone
Обеспечивает надежную реализацию приложений безопасности, начиная от управления цифровыми правами и заканчивая электронными платежами. Широкая поддержка со стороны технологических и отраслевых партнеров.

DS13875 Ред. 5

19/219
48

Функциональный надview

STM32MP133C/F

НЕОН
Технология NEON может ускорить алгоритмы обработки мультимедиа и сигналов, такие как кодирование/декодирование видео, 2D/3D-графика, игры, обработка аудио и речи, обработка изображений, телефония и синтез звука. Cortex-A7 предоставляет движок, который предлагает как производительность, так и функциональность блока с плавающей точкой Cortex-A7 (FPU), а также реализацию расширенного набора инструкций SIMD NEON для дальнейшего ускорения функций обработки мультимедиа и сигналов. NEON расширяет FPU процессора Cortex-A7, предоставляя quad-MAC и дополнительный 64-битный и 128-битный набор регистров, поддерживающий богатый набор операций SIMD над 8-, 16- и 32-битными целыми числами и 32-битными числами с плавающей точкой.
Аппаратная виртуализация
Высокоэффективная аппаратная поддержка управления данными и арбитража, благодаря чему несколько программных сред и их приложения могут одновременно получать доступ к возможностям системы. Это позволяет реализовать надежные устройства с виртуальными средами, которые хорошо изолированы друг от друга.
Оптимизированные кэши L1
Кэш-память L1 с оптимизированной производительностью и энергопотреблением сочетает в себе методы минимальной задержки доступа для максимального увеличения производительности и минимизации энергопотребления.
Интегрированный контроллер кэш-памяти L2
Обеспечивает доступ к кэшированной памяти с малой задержкой и высокой пропускной способностью на высокой частоте или снижает энергопотребление, связанное с доступом к памяти вне кристалла.
Блок обработки плавающей точки (FPU) Cortex-A7
FPU обеспечивает высокопроизводительные инструкции с плавающей запятой одинарной и двойной точности, совместимые с архитектурой Arm VFPv4, которая программно совместима с предыдущими поколениями сопроцессоров Arm с плавающей запятой.
Блок управления слежкой (SCU)
SCU отвечает за управление межсоединением, арбитражем, связью, передачей данных из кэша в кэш и системной памяти, когерентностью кэша и другими возможностями процессора.
Такая системная согласованность также снижает сложность программного обеспечения, необходимого для поддержания согласованности программного обеспечения в каждом драйвере ОС.
Универсальный контроллер прерываний (GIC)
Реализуя стандартизированный и спроектированный контроллер прерываний, GIC обеспечивает богатый и гибкий подход к межпроцессорному взаимодействию, а также маршрутизации и приоритизации системных прерываний.
Поддержка до 192 независимых прерываний под программным управлением, с аппаратным приоритетом и маршрутизацией между операционной системой и программным уровнем управления TrustZone.
Такая гибкость маршрутизации и поддержка виртуализации прерываний в операционной системе обеспечивает одну из ключевых функций, необходимых для расширения возможностей решения, использующего гипервизор.

20/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

3.2
3.2.1
3.2.2

Воспоминания
Внешняя SDRAM-память
Устройства STM32MP133C/F имеют встроенный контроллер для внешней SDRAM, который поддерживает следующее: · LPDDR2 или LPDDR3, 16-битные данные, до 1 Гбайт, тактовая частота до 533 МГц · DDR3 или DDR3L, 16-битные данные, до 1 Гбайт, тактовая частота до 533 МГц
Встроенная статическая память
Все устройства имеют: · SYSRAM: 128 Кбайт (с программируемым размером защищенной зоны) · AHB SRAM: 32 Кбайт (защищаемая) · BKPSRAM (резервная SRAM): 8 Кбайт
Содержимое этой области защищено от возможных нежелательных попыток записи и может быть сохранено в режиме ожидания или VBAT. BKPSRAM может быть определен (в ETZPC) как доступный только защищенному программному обеспечению.

3.3

Контроллер DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL в сочетании с DDRPHYC обеспечивает полное решение интерфейса памяти для подсистемы памяти DDR. · Один 64-битный интерфейс AMBA 4 AXI (XPI) · Асинхронные с контроллером тактовые импульсы AXI · Механизм шифрования памяти DDR (DDRMCE) с функцией записи AES-128 DDR «на лету»
шифрование/чтение/расшифровка. · Поддерживаемые стандарты:
Спецификация JEDEC DDR3 SDRAM, JESD79-3E для DDR3/3L с 16-битным интерфейсом
Спецификация JEDEC LPDDR2 SDRAM, JESD209-2E для LPDDR2 с 16-битным интерфейсом
Спецификация JEDEC LPDDR3 SDRAM, JESD209-3B для LPDDR3 с 16-битным интерфейсом
· Расширенный планировщик и генератор команд SDRAM · Программируемая полная ширина данных (16 бит) или половинная ширина данных (8 бит) · Расширенная поддержка QoS с тремя классами трафика при чтении и двумя классами трафика при записи · Опции для предотвращения истощения трафика с более низким приоритетом · Гарантированная когерентность для записи после чтения (WAR) и чтения после записи (RAW) на
Порты AXI · Программируемая поддержка опций длины пакета (4, 8, 16) · Объединение записей, позволяющее объединять несколько записей по одному адресу в одну
одиночная запись · Конфигурация одного ранга

DS13875 Ред. 5

21/219
48

Функциональный надview

STM32MP133C/F

· Поддержка автоматического отключения питания SDRAM при отсутствии поступления транзакции в течение программируемого времени
· Поддержка автоматической остановки часов (LPDDR2/3) при входе и выходе из-за отсутствия поступления транзакции
· Поддержка автоматического режима работы с низким энергопотреблением, вызванного отсутствием поступления транзакции в течение программируемого времени через аппаратный интерфейс с низким энергопотреблением
· Программируемая политика пейджинга · Поддержка автоматического или управляемого программным обеспечением входа и выхода с самообновлением · Поддержка входа и выхода с глубоким отключением питания под управлением программного обеспечения (LPDDR2 и
LPDDR3) · Поддержка явных обновлений регистров режима SDRAM под управлением программного обеспечения · Гибкая логика преобразования адресов, позволяющая выполнять специфическое для приложения сопоставление строк, столбцов,
биты банка · Выбираемые пользователем параметры управления обновлением · Связанный блок DDRPERFM для помощи в мониторинге и настройке производительности
DDRCTRL и DDRPHYC могут быть определены (в ETZPC) как доступные только защищенному программному обеспечению.
Ниже перечислены основные функции DDRMCE (механизма шифрования памяти DDR): · Интерфейсы master/slave системной шины AXI (64-бит) · Встроенное шифрование (для записи) и дешифрование (для чтения) на основе встроенного брандмауэра
программирование · Два режима шифрования на регион (максимум один регион): без шифрования (режим обхода),
режим блочного шифрования · Начало и конец регионов определяются с гранулярностью 64 Кбайт · Фильтрация по умолчанию (регион 0): любой доступ разрешен · Фильтрация доступа к региону: отсутствует
Поддерживаемый блочный шифр: AES Поддерживаемый режим цепочки · Блочный режим с шифром AES совместим с режимом ECB, указанным в публикации NIST FIPS 197, расширенный стандарт шифрования (AES), с соответствующей функцией выработки ключа на основе алгоритма Keccak-400, опубликованного на https://keccak.team webсайт. · Один набор регистров главного ключа, доступных только для записи и блокируемых · Порт конфигурации AHB, привилегированный осведомленный

22/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

3.4

Контроллер адресного пространства TrustZone для DDR (TZC)

TZC используется для фильтрации доступа на чтение/запись к контроллеру DDR ​​в соответствии с правами TrustZone и в соответствии с незащищенным мастером (NSAID) в девяти программируемых регионах: · Конфигурация, поддерживаемая только доверенным программным обеспечением · Один фильтрующий блок · Девять регионов:
Регион 0 всегда включен и охватывает весь диапазон адресов. Регионы с 1 по 8 имеют программируемый базовый/конечный адрес и могут быть назначены
любой один или оба фильтра. · Разрешения на безопасный и незащищенный доступ, программируемые для каждого региона · Незащищенный доступ фильтруется в соответствии с NSAID · Регионы, контролируемые одним и тем же фильтром, не должны перекрываться · Режимы отказа с ошибкой и/или прерыванием · Возможность принятия = 256 · Логика хранителя шлюза для включения и отключения каждого фильтра · Спекулятивный доступ

DS13875 Ред. 5

23/219
48

Функциональный надview

STM32MP133C/F

3.5

Режимы загрузки

При запуске источник загрузки, используемый внутренним загрузочным ПЗУ, выбирается с помощью контакта BOOT и байтов OTP.

Таблица 2. Режимы загрузки

BOOT2 BOOT1 BOOT0 Начальный режим загрузки

Комментарии

Ожидайте входящего соединения:

0

0

0

UART и USB(1)

USART3/6 и UART4/5/7/8 на выводах по умолчанию

Высокоскоростное USB-устройство на контактах OTG_HS_DP/DM(2)

0

0

1 Последовательная флэш-память NOR(3) Последовательная флэш-память NOR на QUADSPI(5)

0

1

0

е·MMC(3)

e·MMC на SDMMC2 (по умолчанию)(5)(6)

0

1

1

Флэш-память NAND(3)

Флэш-память SLC NAND на FMC

1

0

0

Загрузка в режиме разработки (без загрузки с флэш-памяти)

Используется для получения отладочного доступа без загрузки из флэш-памяти(4)

1

0

1

SD-карта(3)

SD-карта на SDMMC1 (по умолчанию)(5)(6)

Ожидайте входящего соединения:

1

1

0 UART и USB(1)(3) USART3/6 и UART4/5/7/8 на стандартных контактах

Высокоскоростное USB-устройство на контактах OTG_HS_DP/DM(2)

1

1

1 последовательная флэш-память NAND(3) Последовательная флэш-память NAND на QUADSPI(5)

1. Может быть отключено настройками OTP. 2. Для USB требуется тактовый генератор/кристалл HSE (см. AN5474 для поддерживаемых частот с настройками OTP и без них). 3. Источник загрузки может быть изменен настройками OTP (например,ample начальная загрузка на SD-карту, затем e·MMC с настройками OTP). 4. Ядро Cortex®-A7 в бесконечном цикле переключения PA13. 5. Контакты по умолчанию могут быть изменены с помощью OTP. 6. В качестве альтернативы с помощью OTP может быть выбран другой интерфейс SDMMC, отличный от этого по умолчанию.

Хотя загрузка низкого уровня выполняется с использованием внутренних тактовых импульсов, поставляемые ST программные пакеты, а также основные внешние интерфейсы, такие как DDR, USB (но не ограничиваясь ими), требуют подключения кварцевого или внешнего генератора к контактам HSE.
Ограничения и рекомендации по подключению выводов HSE и поддерживаемым частотам см. в документе RM0475 «STM32MP13xx advanced Arm® 32-битные микропроцессоры» или AN5474 «Начало работы с разработкой аппаратного обеспечения линий STM32MP13xx».

24/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

3.6

Управление электропитанием

3.6.1
Осторожность:

Схема электроснабжения
· VDD является основным источником питания для входов/выходов и внутренних частей, которые остаются запитанными в режиме ожидания. Полезный объемtagДиапазон составляет от 1.71 В до 3.6 В (типичное значение — 1.8 В, 2.5 В, 3.0 В или 3.3 В).
VDD_PLL и VDD_ANA должны быть соединены звездой с VDD. · VDDCPU — это выделенный том процессора Cortex-A7tagэлектронная поставка, стоимость которой зависит от
желаемая частота ЦП. 1.22 В - 1.38 В в рабочем режиме. VDD должен присутствовать перед VDDCPU. · VDDCORE - это основной цифровой томtage и обычно отключается в режиме ожидания. VoltagДиапазон составляет от 1.21 В до 1.29 В в рабочем режиме. VDD должен присутствовать до VDDCORE. · Вывод VBAT может быть подключен к внешней батарее (1.6 В < VBAT < 3.6 В). Если внешняя батарея не используется, этот вывод должен быть подключен к VDD. · VDDA — это аналоговый (ADC/VREF), источник питанияtage (от 1.62 В до 3.6 В). Использование внутреннего VREF+ требует VDDA, равного или выше VREF+ + 0.3 В. · Вывод VDDA1V8_REG является выходом внутреннего регулятора, подключенного внутри к USB PHY и USB PLL. Внутренний регулятор VDDA1V8_REG включен по умолчанию и может управляться программным обеспечением. Он всегда выключен в режиме ожидания.
Конкретный вывод BYPASS_REG1V8 никогда не должен оставаться плавающим. Он должен быть подключен либо к VSS, либо к VDD для активации или деактивации voltage регулятор. Когда VDD = 1.8 В, следует установить BYPASS_REG1V8. · Вывод VDDA1V1_REG является выходом внутреннего регулятора, подключенного внутри к USB PHY. Внутренний регулятор VDDA1V1_REG включен по умолчанию и может управляться программным обеспечением. Он всегда выключен в режиме ожидания.
· VDD3V3_USBHS — высокоскоростной источник питания USB. VoltagДиапазон значений от 3.07 до 3.6 В.
VDD3V3_USBHS не должен присутствовать, если не присутствует VDDA1V8_REG, в противном случае может произойти необратимое повреждение STM32MP133C/F. Это должно быть обеспечено порядком ранжирования PMIC или внешним компонентом в случае реализации дискретного компонента питания.
· VDDSD1 и VDDSD2 — это источники питания SD-карт SDMMC1 и SDMMC2 соответственно для поддержки сверхскоростного режима.
· VDDQ_DDR — питание ввода-вывода DDR. От 1.425 В до 1.575 В для взаимодействия с памятью DDR3 (типичное напряжение — 1.5 В).
1.283 В - 1.45 В для сопряжения с памятью DDR3L (типичное напряжение 1.35 В)
1.14 В - 1.3 В для взаимодействия с памятью LPDDR2 или LPDDR3 (типичное напряжение 1.2 В)
Во время фаз включения и выключения питания должны соблюдаться следующие требования последовательности питания:
· Если VDD ниже 1 В, другие источники питания (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) должны оставаться ниже VDD + 300 мВ.
· Когда VDD выше 1 В, все источники питания независимы.
Во время фазы отключения питания напряжение VDD может временно стать ниже других источников питания, только если энергия, подаваемая на STM32MP133C/F, остается ниже 1 мДж. Это позволяет внешним развязывающим конденсаторам разряжаться с различными постоянными времени во время переходной фазы отключения питания.

DS13875 Ред. 5

25/219
48

Функциональный надview
Версия 3.6
ВБОР0 1

Рисунок 2. Последовательность включения/выключения питания

STM32MP133C/F

ВДДХ(1) ВДД

3.6.2
Примечание: 26/219

0.3

Включить

Режим работы

Выключить

время

Недопустимая область поставки

VDDX < VDD + 300 мВ

VDDX не зависит от VDD

MSv47490V1

1. VDDX относится к любому блоку питания из числа VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Супервайзер по электроснабжению

Устройства имеют интегрированную схему сброса при включении питания (POR)/сброса при отключении питания (PDR), соединенную со схемой сброса при падении напряжения (BOR):
· Сброс при включении питания (POR)
POR Supervisor контролирует питание VDD и сравнивает его с фиксированным порогом. Устройства остаются в режиме сброса, когда VDD ниже этого порога, · Сброс при отключении питания (PDR)
PDR-супервизор контролирует питание VDD. Сброс происходит, когда VDD падает ниже фиксированного порога.
· Сброс при отключении питания (BOR)
Супервизор BOR контролирует питание VDD. Три порога BOR (от 2.1 до 2.7 В) могут быть настроены через опциональные байты. Сброс генерируется, когда VDD падает ниже этого порога.
· Сброс по включению питания VDDCORE (POR_VDDCORE) Супервизор POR_VDDCORE контролирует питание VDDCORE и сравнивает его с фиксированным порогом. Домен VDDCORE остается в режиме сброса, когда VDDCORE ниже этого порога.
· Сброс по отключению питания VDDCORE (PDR_VDDCORE) Супервизор PDR_VDDCORE контролирует питание VDDCORE. Сброс домена VDDCORE генерируется, когда VDDCORE падает ниже фиксированного порога.
· Power-on-reset VDDCPU (POR_VDDCPU) Супервизор POR_VDDCPU контролирует питание VDDCPU и сравнивает его с фиксированным порогом. Домен VDDCPU остается в режиме сброса, когда VDDCORE ниже этого порога.
Вывод PDR_ON зарезервирован для производственных испытаний STMicroelectronics и всегда должен быть подключен к VDD в приложении.

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

3.7

Стратегия малой мощности

Существует несколько способов снизить энергопотребление STM32MP133C/F: · Уменьшить динамическое энергопотребление, замедлив тактовую частоту ЦП и/или
тактовая частота матрицы шины и/или управление тактовой частотой отдельных периферийных устройств. · Экономьте энергопотребление, когда процессор находится в режиме ожидания, выбирая среди доступных низкочастотных
режимы питания в соответствии с потребностями пользовательского приложения. Это позволяет достичь наилучшего компромисса между коротким временем запуска, низким потреблением энергии, а также доступными источниками пробуждения. · Используйте DVFS (динамический томtage и масштабирование частоты) рабочие точки, которые напрямую управляют тактовой частотой ЦП, а также выходным напряжением VDDCPU.
Режимы работы позволяют контролировать распределение часов по различным частям системы и питание системы. Режим работы системы управляется подсистемой MPU.
Режимы низкого энергопотребления подсистемы MPU перечислены ниже: · CSleep: тактовая частота ЦП остановлена, а тактовая частота периферийных устройств работает в режиме ожидания.
предварительно установленный в RCC (сброс и контроллер тактовой частоты). · CStop: тактовая частота периферийных устройств ЦП останавливается. · CStandby: VDDCPU OFF
Режимы пониженного энергопотребления CSleep и CStop включаются процессором при выполнении инструкций WFI (ожидание прерывания) или WFE (ожидание события).
Доступны следующие режимы работы системы: · Работа (система работает на полную мощность, VDDCORE, VDDCPU и часы включены) · Остановка (часы выключены) · LP-Stop (часы выключены) · LPLV-Stop (часы выключены, уровень питания VDDCORE и VDDCPU может быть снижен) · LPLV-Stop2 (VDDCPU выключен, VDDCORE снижен, часы выключены) · Ожидание (VDDCPU, VDDCORE и часы выключены)

Таблица 3. Режим питания системы и процессора

Режим питания системы

Процессор

Режим работы

CRun или CSleep

Режим остановки Режим LP-Stop Режим LPLV-Stop Режим LPLV-Stop2
Режим ожидания

CStop или CStandby CStandby

3.8

Сброс и контроллер часов (RCC)

Контроллер часов и сброса управляет генерацией всех часов, а также стробированием часов и управлением сбросами системы и периферии. RCC обеспечивает высокую гибкость в выборе источников часов и позволяет применять коэффициенты часов для улучшения энергопотребления. Кроме того, на некоторых периферийных устройствах связи, которые способны работать с

DS13875 Ред. 5

27/219
48

Функциональный надview

STM32MP133C/F

3.8.1 3.8.2

два различных домена синхронизации (синхронизация интерфейса шины или синхронизация периферийного устройства ядра), системную частоту можно изменять без изменения скорости передачи данных.
Управление часами
Устройства содержат четыре внутренних генератора, два генератора с внешним кварцевым резонатором, три внутренних генератора с быстрым временем запуска и четыре системы ФАПЧ.
RCC получает следующие входные сигналы от источников тактовой частоты: · Внутренние генераторы:
64 МГц HSI-тактовая частота (точность 1 %) 4 МГц CSI-тактовая частота 32 кГц LSI-тактовая частота · Внешние генераторы: 8-48 МГц HSE-тактовая частота 32.768 кГц LSE-тактовая частота
RCC предоставляет четыре схемы ФАПЧ: · ФАПЧ1, предназначенная для тактирования ЦП · ФАПЧ2, обеспечивающая:
часы для AXI-SS (включая мосты APB4, APB5, AHB5 и AHB6) часы для интерфейса DDR · PLL3, обеспечивающие: часы для многослойной AHB и матрицы периферийной шины (включая APB1,
APB2, APB3, APB6, AHB1, AHB2 и AHB4) тактовые частоты ядра для периферийных устройств · PLL4, предназначенный для генерации тактовых частот ядра для различных периферийных устройств
Система запускается на часах HSI. Затем пользовательское приложение может выбрать конфигурацию часов.
Источники сброса системы
Сброс при включении питания инициализирует все регистры, за исключением отладочного, части RCC, части RTC и регистров состояния контроллера питания, а также домена резервного питания.
Сброс приложения происходит из одного из следующих источников: · сброс с панели NRST · сброс с сигнала POR и PDR (обычно называется сбросом при включении питания) · сброс с BOR (обычно называется отключением питания) · сброс с независимого сторожевого таймера 1 · сброс с независимого сторожевого таймера 2 · сброс программной системы с Cortex-A7 (ЦП) · сбой в HSE, когда активирована функция системы безопасности часов
Сброс системы происходит из одного из следующих источников: · сброс приложения · сброс от сигнала POR_VDDCORE · выход из режима ожидания в режим выполнения

28/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

Сброс процессора MPU происходит из одного из следующих источников: · системный сброс; · каждый раз, когда MPU выходит из режима CStandby; · программный сброс MPU из Cortex-A7 (CPU).

3.9

Универсальные входы/выходы (GPIO)

Каждый из выводов GPIO может быть сконфигурирован программным обеспечением как выход (push-pull или open-drain, с подтягиванием или стягиванием вниз или без него), как вход (с подтягиванием или стягиванием вниз или без него) или как периферийная альтернативная функция. Большинство выводов GPIO совместно используются с цифровыми или аналоговыми альтернативными функциями. Все GPIO способны работать с большим током и имеют выбор скорости для лучшего управления внутренним шумом, энергопотреблением и электромагнитным излучением.
После сброса все GPIO переходят в аналоговый режим для снижения энергопотребления.
При необходимости конфигурацию ввода-вывода можно заблокировать, выполнив определенную последовательность действий, чтобы избежать ложной записи в регистры ввода-вывода.
Все контакты GPIO могут быть индивидуально настроены как защищенные, что означает, что программный доступ к этим контактам GPIO и связанным с ними периферийным устройствам, определенным как защищенные, ограничен защищенным программным обеспечением, работающим на ЦП.

3.10
Примечание:

Контроллер защиты TrustZone (ETZPC)
ETZPC используется для настройки безопасности TrustZone ведущих и ведомых устройств шины с программируемыми атрибутами безопасности (защищаемыми ресурсами). Например: · Размер защищенной области SYSRAM на кристалле может быть запрограммирован. · Периферийные устройства AHB и APB могут быть сделаны защищенными или незащищенными. · AHB SRAM может быть сделан защищенным или незащищенным.
По умолчанию SYSRAM, AHB SRAM и защищаемые периферийные устройства настроены только на безопасный доступ, поэтому они недоступны для незащищенных мастеров, таких как DMA1/DMA2.

DS13875 Ред. 5

29/219
48

Функциональный надview

STM32MP133C/F

3.11

Матрица шинных соединений
Устройства оснащены матрицей шин AXI, одной основной матрицей шин AHB и мостами шин, которые позволяют соединять ведущие устройства шины с ведомыми устройствами шины (см. рисунок ниже, точки обозначают включенные соединения ведущий/ведомый).
Рисунок 3. Матрица шин STM32MP133C/F

МДМА

СДММК2

СДММК1

DBG от MLAHB межсоединение USBH

Процессор

ЭТН1 ЭТХ2

128-битный

АКСИМА

M9

M0

М1 М2

M3

М11

M4

M5

M6

M7

S0

С1 С2 С3 С4 С5 С6 С7 С8 С9

Подчиненный AXIMC по умолчанию

NIC-400 AXI 64 бит 266 МГц – 10 ведущих / 10 ведомых

Из межсоединения AXIM DMA1 DMA2 USBO DMA3

M0

М1 М2

М3 М4

M5

М6 М7

S0

S1

S2

S3

S4 S5 Interconnect AHB 32 бита 209 МГц – 8 ведущих / 6 ведомых

DDRCTRL 533 МГц AHB мост к AHB6 К MLAHB межсоединение FMC/NAND QUADSPI SYSRAM 128 КБ ROM 128 КБ AHB мост к AHB5 APB мост к APB5 APB мост к DBG APB
AXI 64 синхронный ведущий порт AXI 64 синхронный ведомый порт AXI 64 асинхронный ведущий порт AXI 64 асинхронный ведомый порт AHB 32 синхронный ведомый порт AHB 32 асинхронный ведущий порт AHB 32 асинхронный ведомый порт
Мост к AHB2 SRAM1 SRAM2 SRAM3 К межсоединению AXIM Мост к AHB4
MSv67511V2

МЛАХБ

30/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

3.12

Контроллеры DMA
Устройства оснащены следующими модулями DMA для разгрузки активности ЦП: · главный модуль прямого доступа к памяти (MDMA)
MDMA — это высокоскоростной контроллер DMA, который отвечает за все типы передач памяти (периферия-память, память-память, память-периферия) без каких-либо действий со стороны ЦП. Он оснащен главным интерфейсом AXI. MDMA может взаимодействовать с другими контроллерами DMA для расширения стандартных возможностей DMA или может напрямую управлять запросами периферийного DMA. Каждый из 32 каналов может выполнять передачи блоков, повторные передачи блоков и передачи связанных списков. MDMA можно настроить на выполнение безопасных передач в защищенные памяти. · три контроллера DMA (небезопасные DMA1 и DMA2, плюс безопасный DMA3) Каждый контроллер имеет двухпортовый AHB, что в общей сложности составляет 16 незащищенных и восемь безопасных каналов DMA для выполнения передач блоков на основе FIFO.
Два блока DMAMUX мультиплексируют и маршрутизируют периферийные запросы DMA на три контроллера DMA с высокой гибкостью, максимизируя количество запросов DMA, которые выполняются одновременно, а также генерируя запросы DMA из выходных триггеров периферийных устройств или событий DMA.
DMAMUX1 сопоставляет запросы DMA от незащищенных периферийных устройств с каналами DMA1 и DMA2. DMAMUX2 сопоставляет запросы DMA от защищенных периферийных устройств с каналами DMA3.

3.13

Расширенный контроллер прерываний и событий (EXTI)
Расширенный контроллер прерываний и событий (EXTI) управляет пробуждением ЦП и системы через настраиваемые и прямые входы событий. EXTI обеспечивает запросы пробуждения для управления питанием и генерирует запрос прерывания для GIC и события для входа событий ЦП.
Запросы на пробуждение EXTI позволяют вывести систему из режима Stop, а центральный процессор — из режимов CStop и CStandby.
Генерацию запросов на прерывание и событий можно также использовать в режиме выполнения.
EXTI также включает в себя выбор порта EXTI IOport.
Каждое прерывание или событие можно настроить как защищенное, чтобы ограничить доступ только к защищенному программному обеспечению.

3.14

Блок вычисления циклического контроля избыточности (CRC)
Блок вычисления CRC (циклического избыточного кода) используется для получения CRC-кода с использованием программируемого полинома.
Среди других приложений, методы на основе CRC используются для проверки целостности передачи или хранения данных. В рамках стандарта EN/IEC 60335-1 они предлагают средства проверки целостности флэш-памяти. Блок расчета CRC помогает вычислять сигнатуру программного обеспечения во время выполнения, чтобы сравнить ее с эталонной сигнатурой, созданной во время компоновки и сохраненной в заданном месте памяти.

DS13875 Ред. 5

31/219
48

Функциональный надview

STM32MP133C/F

3.15

Гибкий контроллер памяти (FMC)
Основные характеристики контроллера FMC: · Интерфейс с устройствами со статической памятью, включая:
Флэш-память NOR Статическая или псевдостатическая память с произвольным доступом (SRAM, PSRAM) Флэш-память NAND с 4-битным/8-битным аппаратным ECC BCH · Ширина шины данных 8-, 16-бит · Независимое управление выбором кристалла для каждого банка памяти · Независимая конфигурация для каждого банка памяти · Запись FIFO
Регистры конфигурации FMC можно сделать безопасными.

3.16

Двойной интерфейс памяти Quad-SPI (QUADSPI)
QUADSPI — это специализированный интерфейс связи, ориентированный на одинарную, двойную или счетверенную флэш-память SPI. Он может работать в любом из трех следующих режимов: · Косвенный режим: все операции выполняются с использованием регистров QUADSPI. · Режим опроса состояния: регистр состояния внешней флэш-памяти периодически считывается и
прерывание может быть сгенерировано в случае установки флага. · Режим отображения памяти: внешняя флэш-память отображается в адресном пространстве
и рассматривается системой как внутренняя память.
Пропускную способность и емкость можно увеличить вдвое, используя режим двойной флэш-памяти, в котором доступ к двум флэш-памятям Quad-SPI осуществляется одновременно.
QUADSPI сопряжен с блоком задержки (DLYBQS), что позволяет поддерживать частоту внешних данных выше 100 МГц.
Регистры конфигурации QUADSPI могут быть защищены, как и его блок задержки.

3.17

Аналого-цифровые преобразователи (АЦП1, АЦП2)
Устройства содержат два аналого-цифровых преобразователя, разрешение которых можно настроить на 12-, 10-, 8- или 6-бит. Каждый АЦП использует до 18 внешних каналов, выполняя преобразования в режиме одиночного срабатывания или сканирования. В режиме сканирования автоматическое преобразование выполняется на выбранной группе аналоговых входов.
Оба АЦП имеют защищаемые интерфейсы шины.
Каждый АЦП может обслуживаться контроллером DMA, что позволяет автоматически передавать преобразованные АЦП значения в место назначения без каких-либо действий программного обеспечения.
Кроме того, функция аналогового сторожевого таймера может точно контролировать преобразованный объем.tage одного, некоторых или всех выбранных каналов. Прерывание генерируется, когда преобразованный объемtage вне запрограммированных пороговых значений.
Для синхронизации аналого-цифрового преобразования и таймеров АЦП могут запускаться любым из таймеров TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 и LPTIM3.

32/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

3.18

Датчик температуры
Устройства оснащены встроенным датчиком температуры, который генерирует объемныйtage (VTS), который линейно изменяется с температурой. Этот датчик температуры внутренне подключен к ADC2_INP12 и может измерять температуру окружающей среды устройства в диапазоне от 40 до +125 °C с точностью ±2 %.
Датчик температуры имеет хорошую линейность, но его необходимо калибровать для получения хорошей общей точности измерения температуры. Поскольку смещение датчика температуры варьируется от чипа к чипу из-за изменения процесса, некалиброванный внутренний датчик температуры подходит для приложений, которые обнаруживают только изменения температуры. Для повышения точности измерения датчика температуры каждое устройство индивидуально калибруется на заводе ST. Данные заводской калибровки датчика температуры хранятся ST в области OTP, которая доступна в режиме только для чтения.

3.19

Цифровой датчик температуры (DTS)
Устройства оснащены встроенным датчиком температуры с частотным выходом. DTS подсчитывает частоту на основе LSE или PCLK для предоставления информации о температуре.
Поддерживаются следующие функции: · генерация прерывания по пороговому значению температуры · генерация сигнала пробуждения по пороговому значению температуры

3.20
Примечание:

VBAT-операция
Домен питания VBAT содержит RTC, резервные регистры и резервную SRAM.
Для оптимизации срока службы батареи этот домен питания питается от VDD, если он доступен, или от vol.tage подается на вывод VBAT (когда питание VDD отсутствует). Питание VBAT переключается, когда PDR обнаруживает, что VDD опустилось ниже уровня PDR.
Объемtage на выводе VBAT может быть обеспечено внешней батареей, суперконденсатором или напрямую VDD. В последнем случае режим VBAT не функционирует.
Операция VBAT активируется при отсутствии VDD.
Ни одно из этих событий (внешние прерывания, TAMP событие или RTC тревога/события) способны напрямую восстановить питание VDD и вывести устройство из работы VBAT. Тем не менее, TAMP События и сигналы тревоги/события RTC могут использоваться для генерации сигнала на внешнюю схему (обычно PMIC), которая может восстановить питание VDD.

DS13875 Ред. 5

33/219
48

Функциональный надview

STM32MP133C/F

3.21

Томtagэлектронный буфер ссылок (VREFBUF)
Устройства встраивают томtage справочный буфер, который можно использовать как томtagссылка на АЦП, а также как томtagссылка на внешние компоненты через вывод VREF+. VREFBUF может быть защищен. Внутренний VREFBUF поддерживает четыре томаtages: · 1.65 В · 1.8 В · 2.048 В · 2.5 В Внешний voltagОпорный сигнал может быть подан через вывод VREF+, когда внутренний VREFBUF выключен.
Рисунок 4. Voltagэталонный буфер

ВРЕФИНТ

+

–

ВРЕФ+

ВССА

MSv64430V1

3.22

Цифровой фильтр для сигма-дельта модулятора (DFSDM)
Устройства оснащены одним DFSDM с поддержкой двух модулей цифровых фильтров и четырех внешних входных последовательных каналов (трансиверов) или, альтернативно, четырех внутренних параллельных входов.
DFSDM подключает внешние модуляторы к устройству и выполняет цифровую фильтрацию полученных потоков данных. Модуляторы используются для преобразования аналоговых сигналов в цифровые последовательные потоки, которые являются входами DFSDM.
DFSDM также может взаимодействовать с микрофонами PDM (импульсно-плотностная модуляция) и выполнять преобразование PDM в PCM и фильтрацию (с аппаратным ускорением). DFSDM имеет опциональные параллельные потоковые входы данных от АЦП или из памяти устройства (через передачи DMA/CPU в DFSDM).
Трансиверы DFSDM поддерживают несколько форматов последовательного интерфейса (для поддержки различных модуляторов). Модули цифровых фильтров DFSDM выполняют цифровую обработку в соответствии с заданными пользователем параметрами фильтра с окончательным разрешением АЦП до 24 бит.

34/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

Периферийное устройство DFSDM поддерживает: · Четыре мультиплексных входных цифровых последовательных канала:
настраиваемый интерфейс SPI для подключения различных модуляторов настраиваемый интерфейс 1-wire с манчестерским кодированием вход микрофона PDM (импульсно-плотностная модуляция) максимальная входная тактовая частота до 20 МГц (10 МГц для манчестерского кодирования) выход тактовой частоты для модуляторов (от 0 до 20 МГц) · Альтернативные входы от четырех внутренних цифровых параллельных каналов (разрешение входа до 16 бит): внутренние источники: данные АЦП или потоки данных памяти (DMA) · Два модуля цифровых фильтров с регулируемой цифровой обработкой сигнала: фильтр Sincx: порядок/тип фильтра (от 1 до 5), овердрайвampотношение линга (1 к 1024) интегратор: оверсampкоэффициент преобразования (от 1 до 256) · Разрешение выходных данных до 24 бит, формат выходных данных со знаком · Автоматическая коррекция смещения данных (смещение сохраняется в регистре пользователем) · Непрерывное или одиночное преобразование · Начало преобразования запускается: программным триггером внутренними таймерами внешними событиями началом преобразования синхронно с первым модулем цифрового фильтра (DFSDM) · Аналоговый сторожевой таймер с: пороговыми регистрами данных низкого и высокого значения выделенным настраиваемым цифровым фильтром Sincx (порядок = от 1 до 3,
оверampкоэффициент ling = от 1 до 32) вход из конечных выходных данных или из выбранных входных цифровых последовательных каналов непрерывный мониторинг независимо от стандартного преобразования · Детектор короткого замыкания для обнаружения насыщенных аналоговых входных значений (нижний и верхний диапазон): до 8-битного счетчика для обнаружения от 1 до 256 последовательных нулей или единиц в потоке последовательных данных непрерывный мониторинг каждого входного последовательного канала · Генерация сигнала прерывания при событии аналогового сторожевого таймера или при событии детектора короткого замыкания · Детектор крайних значений: сохранение минимальных и максимальных значений конечных данных преобразования, обновляемых программным обеспечением · Возможность прямого доступа к памяти для чтения конечных данных преобразования · Прерывания: конец преобразования, переполнение, аналоговый сторожевой таймер, короткое замыкание, отсутствие тактового сигнала входного последовательного канала · «Обычные» или «введенные» преобразования: «обычные» преобразования могут быть запрошены в любое время или даже в непрерывном режиме
без какого-либо влияния на время «внедренных» конверсий «внедренные» конверсии для точного времени и с высоким приоритетом конверсии

DS13875 Ред. 5

35/219
48

Функциональный надview

STM32MP133C/F

3.23

Генератор истинных случайных чисел (ГСЧ)
Устройства оснащены одним генератором случайных чисел, который выдает 32-битные случайные числа, генерируемые интегрированной аналоговой схемой.
ГСЧ может быть определен (в ETZPC) как доступный только защищенному программному обеспечению.
Настоящий ГСЧ подключается к защищенным периферийным устройствам AES и PKA через выделенную шину (не считываемую ЦП).

3.24

Криптографические и хэш-процессоры (CRYP, SAES, PKA и HASH)
Устройства оснащены одним криптографическим процессором, который поддерживает передовые криптографические алгоритмы, обычно необходимые для обеспечения конфиденциальности, аутентификации, целостности данных и неотказуемости при обмене сообщениями с одноранговым узлом.
Устройства также оснащены специальным защищенным ключом AES 128 и 256 бит (SAES), устойчивым к DPA, и аппаратным ускорителем шифрования/дешифрования PKA с выделенной аппаратной шиной, недоступной для ЦП.
Основные характеристики CRYP: · DES/TDES (стандарт шифрования данных/стандарт тройного шифрования данных): ECB (электронный
Алгоритмы цепочки codebook) и CBC (цепочка блоков шифрования), 64-, 128- или 192-битный ключ · AES (расширенный стандарт шифрования): алгоритмы цепочки ECB, CBC, GCM, CCM и CTR (режим счетчика), 128-, 192- или 256-битный ключ
Основные характеристики Universal HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (безопасные алгоритмы HASH) · HMAC
Криптографический ускоритель поддерживает генерацию запросов DMA.
CRYP, SAES, PKA и HASH могут быть определены (в ETZPC) как доступные только защищенному программному обеспечению.

3.25

Загрузка, безопасность и контроль одноразовых паролей (BSEC)
BSEC (boot and security and OTP control) предназначен для управления блоком предохранителей OTP (одноразово программируемым), используемым для встроенного энергонезависимого хранения конфигурации устройства и параметров безопасности. Некоторая часть BSEC должна быть настроена как доступная только для защищенного программного обеспечения.
BSEC может использовать OTP-слова для хранения 256-битного HWKEY для SAES (безопасный AES).

36/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

3.26

Таймеры и сторожевые псы
Устройства включают в себя два таймера с расширенным управлением, десять таймеров общего назначения (из которых семь защищены), два базовых таймера, пять таймеров с низким энергопотреблением, два сторожевых таймера и четыре системных таймера в каждом Cortex-A7.
Все счетчики таймера могут быть заморожены в режиме отладки.
В таблице ниже сравниваются характеристики таймеров с расширенным управлением, универсальных, базовых и маломощных таймеров.

Тип таймера

Таймер

Таблица 4. Сравнение функций таймера

Контррезолюция-
ция

Тип счетчика

Фактор предварительного деления

Генерация запроса DMA

Захват/сравнение каналов

Дополнительный вывод

Максимальный интерфейс
тактовая частота (МГц)

Макс
таймер
тактовая частота (МГц)(1)

Расширенный TIM1, -контроль TIM8

16-битный

Вверх, любое целое число вниз, от 1 вверх/вниз до 65536

Да

ТИМ2 ТИМ5

32-битный

Вверх, любое целое число вниз, от 1 вверх/вниз до 65536

Да

ТИМ3 ТИМ4

16-битный

Вверх, любое целое число вниз, от 1 вверх/вниз до 65536

Да

Любое целое число

TIM12(2) 16-бит

Вверх между 1

Нет

Общий

и 65536

цель

ТИМ13(2) ТИМ14(2)

16-битный

Любое целое число от 1
и 65536

Нет

Любое целое число

TIM15(2) 16-бит

Вверх между 1

Да

и 65536

ТИМ16(2) ТИМ17(2)

16-битный

Любое целое число от 1
и 65536

Да

Базовый

ТИМ6, ТИМ7

16-битный

Любое целое число от 1
и 65536

Да

ЛПТИМ1,

Маломощный

ЛПТИМ2(2), ЛПТИМ3(2),
ЛПТИМ4,

16-битный

1, 2, 4, 8, Вверх 16, 32, 64,
128

Нет

ЛПТИМ5

6

4

104.5

209

4

Нет

104.5

209

4

Нет

104.5

209

2

Нет

104.5

209

1

Нет

104.5

209

2

1

104.5

209

1

1

104.5

209

0

Нет

104.5

209

1(3)

Нет

104.5 104.5

1. Максимальная тактовая частота таймера составляет до 209 МГц в зависимости от бита TIMGxPRE в RCC. 2. Защищаемый таймер. 3. Нет канала захвата на LPTIM.

DS13875 Ред. 5

37/219
48

Функциональный надview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Таймеры расширенного управления (TIM1, TIM8)
Таймеры с расширенным управлением (TIM1, TIM8) можно рассматривать как трехфазные генераторы ШИМ, мультиплексированные на 6 каналах. Они имеют дополнительные выходы ШИМ с программируемыми вставленными мертвыми временами. Их также можно рассматривать как полные таймеры общего назначения. Их четыре независимых канала могут использоваться для: · захвата входов · сравнения выходов · генерации ШИМ (режимы с выравниванием по фронту или центру) · выхода в одноимпульсном режиме
Если они сконфигурированы как стандартные 16-битные таймеры, они имеют те же функции, что и универсальные таймеры. Если они сконфигурированы как 16-битные генераторы ШИМ, они имеют полную возможность модуляции (0-100 %).
Таймер с расширенным управлением может работать совместно с таймерами общего назначения с помощью функции связи таймеров для синхронизации или объединения событий.
TIM1 и TIM8 поддерживают независимую генерацию запросов DMA.
Таймеры общего назначения (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
В устройствах STM32MP133C/F имеется десять синхронизируемых таймеров общего назначения (различия см. в Таблице 4). · TIM2, TIM3, TIM4, TIM5
TIM 2 и TIM5 основаны на 32-битном счетчике с автоматической перезагрузкой и 16-битном предварительном делителе, в то время как TIM3 и TIM4 основаны на 16-битном счетчике с автоматической перезагрузкой и 16-битном предварительном делителе. Все таймеры имеют четыре независимых канала для захвата входного сигнала/сравнения выходного сигнала, ШИМ или одноимпульсного режима выхода. Это дает до 16 захватов входного сигнала/сравнения выходного сигнала/ШИМ в самых больших корпусах. Эти универсальные таймеры могут работать вместе или с другими универсальными таймерами и таймерами с расширенным управлением TIM1 и TIM8 через функцию связи таймера для синхронизации или цепочки событий. Любой из этих универсальных таймеров может использоваться для генерации выходных сигналов ШИМ. TIM2, TIM3, TIM4, TIM5 имеют независимую генерацию запросов DMA. Они способны обрабатывать сигналы квадратурного (инкрементального) энкодера и цифровые выходы от одного до четырех датчиков Холла. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Эти таймеры основаны на 16-битном счетчике с автоматической перезагрузкой и 16-битном предварительном делителе. TIM13, TIM14, TIM16 и TIM17 имеют один независимый канал, тогда как TIM12 и TIM15 имеют два независимых канала для захвата входа/сравнения выхода, ШИМ или одноимпульсного режима выхода. Их можно синхронизировать с полнофункциональными таймерами общего назначения TIM2, TIM3, TIM4, TIM5 или использовать в качестве простых временных баз. Каждый из этих таймеров может быть определен (в ETZPC) как доступный только для защищенного программного обеспечения.
Базовые таймеры (TIM6 и TIM7)
Эти таймеры в основном используются в качестве универсальной 16-битной временной базы.
TIM6 и TIM7 поддерживают независимую генерацию запросов DMA.

38/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

3.26.4
3.26.5 3.26.6

Маломощные таймеры (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Каждый маломощный таймер имеет независимые часы и работает также в режиме Stop, если он тактируется LSE, LSI или внешними часами. LPTIMx может вывести устройство из режима Stop.
Эти маломощные таймеры поддерживают следующие функции: · 16-битный счетчик с 16-битным регистром автоперезагрузки · 16-битный регистр сравнения · Настраиваемый выход: импульсный, ШИМ · Непрерывный/однократный режим · Выбираемый программный/аппаратный входной триггер · Выбираемый источник тактовой частоты:
внутренний источник синхронизации: внешний источник синхронизации LSE, LSI, HSI или APB через вход LPTIM (работает даже без внутреннего тактового сигнала)
источник работает, используется приложением счетчика импульсов) · Программируемый цифровой фильтр помех · Режим кодера
LPTIM2 и LPTIM3 могут быть определены (в ETZPC) как доступные только защищенному программному обеспечению.
Независимые наблюдатели (IWDG1, IWDG2)
Независимый сторожевой таймер основан на 12-битном счетчике понижения частоты и 8-битном предварительном делителе. Он тактируется от независимого внутреннего RC (LSI) 32 кГц и, поскольку он работает независимо от основного тактового генератора, он может работать в режимах Stop и Standby. IWDG может использоваться как сторожевой таймер для сброса устройства при возникновении проблемы. Он настраивается аппаратно или программно через байты опций.
IWDG1 может быть определен (в ETZPC) как доступный только защищенному программному обеспечению.
Универсальные таймеры (Cortex-A7 CNT)
Универсальные таймеры Cortex-A7, встроенные в Cortex-A7, получают данные от системного генератора синхронизации (STGEN).
Процессор Cortex-A7 предоставляет следующие таймеры: · физический таймер для использования в защищенном и незащищенном режимах
Регистры для физического таймера объединены в банк для обеспечения защищенных и незащищенных копий. · виртуальный таймер для использования в незащищенных режимах · физический таймер для использования в режиме гипервизора
Универсальные таймеры не являются периферийными устройствами, отображаемыми в памяти, и поэтому доступны только с помощью определенных инструкций сопроцессора Cortex-A7 (cp15).

3.27

Генерация системного таймера (STGEN)
Генерация системного времени (STGEN) генерирует значение счетчика времени, которое обеспечивает согласованность view времени для всех универсальных таймеров Cortex-A7.

DS13875 Ред. 5

39/219
48

Функциональный надview

STM32MP133C/F

Генерация системного времени имеет следующие основные особенности: · 64-битная разрядность для избежания проблем с переполнением; · Начало с нуля или программируемого значения; · Интерфейс управления APB (STGENC), позволяющий сохранять и восстанавливать таймер.
через события отключения питания · Интерфейс APB только для чтения (STGENR), который позволяет считывать значение таймера не-
безопасное программное обеспечение и инструменты отладки · Увеличение значения таймера, которое можно остановить во время отладки системы
STGENC может быть определен (в ETZPC) как доступный только защищенному программному обеспечению.

3.28

Часы реального времени (RTC)
Часы реального времени обеспечивают автоматическое пробуждение для управления всеми режимами низкого энергопотребления. Часы реального времени представляют собой независимый двоично-десятичный таймер/счетчик, который обеспечивает отображение текущего времени суток/календаря с программируемыми прерываниями по будильнику.
Часы реального времени также включают в себя периодически программируемый флаг пробуждения с возможностью прерывания.
Два 32-битных регистра содержат секунды, минуты, часы (12- или 24-часовой формат), день (день недели), дату (день месяца), месяц и год, выраженные в двоично-десятичном формате (BCD). Значение субсекунд также доступно в двоичном формате.
Поддерживается двоичный режим для упрощения управления программными драйверами.
Компенсации для 28-, 29- (високосный год), 30- и 31-дневных месяцев выполняются автоматически. Также может быть выполнена компенсация летнего времени.
Дополнительные 32-битные регистры содержат программируемые субсекунды будильника, секунды, минуты, часы, день и дату.
Для компенсации любых отклонений в точности кварцевого генератора доступна функция цифровой калибровки.
После сброса резервного домена все регистры RTC защищены от возможных паразитных попыток записи и защищены безопасным доступом.
Пока объем поставокtage остается в рабочем диапазоне, часы реального времени никогда не останавливаются, независимо от состояния устройства (режим работы, режим пониженного энергопотребления или сброс).
Основные функции RTC следующие: · Календарь с долями секунды, секундами, минутами, часами (в формате 12 или 24), днем ​​(днем недели)
неделя), дата (день месяца), месяц и год · Программируемая программным обеспечением компенсация перехода на летнее время · Программируемый будильник с функцией прерывания. Будильник может быть активирован любым
Комбинация полей календаря. · Автоматический блок пробуждения, генерирующий периодический флаг, который запускает автоматическое пробуждение.
прерывание · Обнаружение опорного тактового сигнала: может быть использован более точный второй источник тактового сигнала (50 или 60 Гц)
используется для повышения точности календаря. · Точная синхронизация с внешними часами с использованием функции сдвига менее секунды · Цифровая калибровочная схема (периодическая коррекция счетчика): точность 0.95 ppm, полученная в
окно калибровки в несколько секунд

40/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

· Времяamp функция сохранения событий · Хранение SWKEY в резервных регистрах RTC с прямым доступом к шине SAE (не
читаемые ЦП) · Маскируемые прерывания/события:
Будильник A Будильник B Прерывание пробуждения Времяamp · Поддержка TrustZone: полностью защищаемый RTC-тревога A, будильник B, таймер пробуждения и времяamp индивидуальный безопасный или небезопасный
Конфигурация Калибровка RTC выполнена в безопасном режиме на незащищенной конфигурации

3.29

Tamper и резервные регистры (TAMP)
32 x 32-битных резервных регистра сохраняются во всех режимах низкого энергопотребления, а также в режиме VBAT. Они могут использоваться для хранения конфиденциальных данных, поскольку их содержимое защищеноampсхема обнаружения эр.
Семь тamper входные штифты и пять tampвыходные контакты er доступны для анти-tamper обнаружение. Внешний tampКонтакты er можно настроить на обнаружение края, края и уровня, обнаружение уровня с фильтрацией или активныйamper, который повышает уровень безопасности путем автоматической проверки того, что тampконтакты не разомкнуты и не замкнуты снаружи.
TAMP основные характеристики · 32 резервных регистра (TAMP_BKPxR) реализован в домене RTC, который остается
включено от VBAT при отключенном питании VDD · 12 тamper контактов доступно (семь входов и пять выходов) · Любой tampобнаружение er может генерировать время RTCamp событие. · Любое тampПри обнаружении er резервные регистры стираются. · Поддержка TrustZone:
Тampбезопасная или небезопасная конфигурация Резервное копирование регистрирует конфигурацию в трех областях настраиваемого размера:
. одна защищенная область чтения/записи . одна защищенная область записи/незащищенная область чтения . одна незащищенная область чтения/записи · Монотонный счетчик

3.30

Интерфейсы межинтегральных схем (I2C1, I2C2, I2C3, I2C4, I2C5)
Устройства имеют пять встроенных интерфейсов I2C.
Интерфейс шины I2C управляет связью между STM32MP133C/F и последовательной шиной I2C. Он управляет всеми специфическими для шины I2C последовательностями, протоколами, арбитражем и синхронизацией.

DS13875 Ред. 5

41/219
48

Функциональный надview

STM32MP133C/F

Периферийное устройство I2C поддерживает: · Совместимость со спецификацией шины I2C и руководством пользователя версии 5:
Режимы ведомого и ведущего устройства, возможность работы в режиме нескольких ведущих устройств Стандартный режим (Sm) со скоростью передачи данных до 100 кбит/с Быстрый режим (Fm) со скоростью передачи данных до 400 кбит/с Быстрый режим Plus (Fm+) со скоростью передачи данных до 1 Мбит/с и выходным током 20 мА Вводы/выводы привода 7- и 10-битный режим адресации, несколько 7-битных адресов ведомых устройств Программируемое время установки и удержания Дополнительное растяжение тактовой частоты Совместимость со спецификацией шины управления системой (SMBus) версии 2.0: Аппаратная генерация и проверка PEC (проверка ошибок пакетов) с ACK
контроль Поддержка протокола разрешения адресов (ARP) Оповещение SMBus · Совместимость со спецификацией протокола управления системой питания (PMBusTM) версии 1.1 · Независимая синхронизация: выбор независимых источников синхронизации, что позволяет скорости связи I2C не зависеть от перепрограммирования PCLK · Пробуждение из режима Stop при совпадении адреса · Программируемые аналоговые и цифровые фильтры шума · 1-байтовый буфер с возможностью DMA
I2C3, I2C4 и I2C5 могут быть определены (в ETZPC) как доступные только защищенному программному обеспечению.

3.31

Универсальный синхронный асинхронный приёмопередатчик (USART1, USART2, USART3, USART6 и UART4, UART5, UART7, UART8)
Устройства имеют четыре встроенных универсальных синхронных приемника-передатчика (USART1, USART2, USART3 и USART6) и четыре универсальных асинхронных приемника-передатчика (UART4, UART5, UART7 и UART8). Ознакомьтесь с таблицей ниже для получения сводки функций USARTx и UARTx.
Эти интерфейсы обеспечивают асинхронную связь, поддержку IrDA SIR ENDEC, многопроцессорный режим связи, однопроводной полудуплексный режим связи и имеют возможность LIN master/slave. Они обеспечивают аппаратное управление сигналами CTS и RTS, а также RS485 Driver Enable. Они способны осуществлять связь со скоростью до 13 Мбит/с.
USART1, USART2, USART3 и USART6 также обеспечивают режим смарт-карты (соответствующий ISO 7816) и возможность связи по протоколу SPI.
Все USART имеют домен синхронизации, независимый от тактовой частоты ЦП, что позволяет USARTx выводить STM32MP133C/F из режима остановки со скоростью передачи данных до 200 Кбод. События пробуждения из режима остановки программируются и могут быть:
· обнаружение начального бита
· любой полученный кадр данных
· конкретный запрограммированный фрейм данных

42/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

Все интерфейсы USART могут обслуживаться контроллером DMA.

Таблица 5. Характеристики USART/UART

Режимы/функции USART(1)

USART1/2/3/6

UART4/5/7/8

Аппаратное управление потоком данных для модема

X

X

Непрерывное общение с использованием DMA

X

X

Многопроцессорная связь

X

X

Синхронный режим SPI (ведущий/ведомый)

X

–

Режим смарт-карты

X

–

Однопроводная полудуплексная связь IrDA SIR ENDEC блок

X

X

X

X

LIN-режим

X

X

Двойной домен синхронизации и выход из режима пониженного энергопотребления

X

X

Прерывание по тайм-ауту приемника Modbus-связь

X

X

X

X

Автоматическое определение скорости передачи

X

X

Включить драйвер

X

X

Длина данных USART

7, 8 и 9 бит

1. X = поддерживается.

USART1 и USART2 могут быть определены (в ETZPC) как доступные только защищенному программному обеспечению.

3.32

Последовательные периферийные интерфейсы (SPI1, SPI2, SPI3, SPI4, SPI5) межинтегрированные звуковые интерфейсы (I2S1, I2S2, I2S3, I2S4)
Устройства оснащены до пяти SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 и SPI5), которые обеспечивают связь со скоростью до 50 Мбит/с в режимах master и slave, в полудуплексном, полнодуплексном и симплексном режимах. 3-битный предделитель обеспечивает восемь частот режима master, а кадр настраивается от 4 до 16 бит. Все интерфейсы SPI поддерживают импульсный режим NSS, режим TI, аппаратный расчет CRC и умножение 8-битных встроенных Rx и Tx FIFO с возможностью DMA.
I2S1, I2S2, I2S3 и I2S4 мультиплексированы с SPI1, SPI2, SPI3 и SPI4. Они могут работать в режиме ведущего или ведомого, в полнодуплексном и полудуплексном режимах связи и могут быть настроены для работы с 16- или 32-битным разрешением в качестве входного или выходного канала. Аудио sampПоддерживаются частоты ling от 8 кГц до 192 кГц. Все интерфейсы I2S поддерживают умножение 8-битных встроенных Rx и Tx FIFO с возможностью DMA.
SPI4 и SPI5 могут быть определены (в ETZPC) как доступные только защищенному программному обеспечению.

3.33

Последовательные аудиоинтерфейсы (SAI1, SAI2)
Устройства оснащены двумя встроенными SAI, которые позволяют разрабатывать множество стерео- и моноаудиопротоколов.

DS13875 Ред. 5

43/219
48

Функциональный надview

STM32MP133C/F

например, I2S, LSB или MSB-justified, PCM/DSP, TDM или AC'97. Выход SPDIF доступен, когда аудиоблок настроен как передатчик. Чтобы обеспечить этот уровень гибкости и реконфигурируемости, каждый SAI содержит два независимых аудиоподблока. Каждый блок имеет свой собственный генератор тактовых импульсов и контроллер линии ввода-вывода. АудиоampПоддерживаются частоты передачи данных до 192 кГц. Кроме того, благодаря встроенному интерфейсу PDM можно поддерживать до восьми микрофонов. SAI может работать в конфигурации master или slave. Аудиоподблоки могут быть как приемниками, так и передатчиками и работать синхронно или асинхронно (по отношению друг к другу). SAI можно подключать к другим SAI для синхронной работы.

3.34

Интерфейс приемника SPDIF (SPDIFRX)
SPDIFRX предназначен для приема потока S/PDIF, соответствующего IEC-60958 и IEC-61937. Эти стандарты поддерживают простые стереопотоки до высоких sampскорость файла и сжатый многоканальный объемный звук, например, определенный Dolby или DTS (до 5.1).
Основные характеристики SPDIFRX: · Доступно до четырех входов · Автоматическое определение скорости передачи символов · Максимальная скорость передачи символов: 12.288 МГц · Поддержка стереопотока от 32 до 192 кГц · Поддержка аудио IEC-60958 и IEC-61937, потребительских приложений · Управление битами четности · Связь с использованием DMA для аудиоamples · Связь с использованием DMA для управления и информации о канале пользователя · Возможности прерывания
Приемник SPDIFRX обеспечивает все необходимые функции для определения скорости передачи символов и декодирования входящего потока данных. Пользователь может выбрать желаемый вход SPDIF, и когда доступен действительный сигнал, SPDIFRX повторноamples входящий сигнал, декодирует поток Manchester и распознает кадры, подкадры и элементы блоков. SPDIFRX доставляет в ЦП декодированные данные и связанные с ними флаги состояния.
SPDIFRX также предлагает сигнал spdif_frame_sync, который переключается на частоту субкадров S/PDIF, используемую для вычисления точного sampскорость le для алгоритмов дрейфа часов.

3.35

Защищенные цифровые интерфейсы ввода/вывода MultiMediaCard (SDMMC1, SDMMC2)
Два защищенных цифровых интерфейса ввода/вывода MultiMediaCard (SDMMC) обеспечивают интерфейс между шиной AHB и картами памяти SD, картами SDIO и устройствами MMC.
Возможности SDMMC включают в себя следующее: · Соответствие спецификации Embedded MultiMediaCard System версии 5.1
Поддержка картой трех различных режимов шины данных: 1-битный (по умолчанию), 4-битный и 8-битный

44/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

(Скорость HS200 SDMMC_CK ограничена максимально допустимой скоростью ввода-вывода) (HS400 не поддерживается)
· Полная совместимость с предыдущими версиями MultiMediaCards (обратная совместимость)
· Полное соответствие спецификациям карт памяти SD версии 4.1 (скорость SDR104 SDMMC_CK ограничена максимально допустимой скоростью ввода-вывода, режим SPI и режим UHS-II не поддерживаются)
· Полное соответствие спецификации карты SDIO версии 4.0 Поддержка карты для двух различных режимов шины данных: 1-битный (по умолчанию) и 4-битный (скорость SDR104 SDMMC_CK ограничена максимально допустимой скоростью ввода-вывода, режим SPI и режим UHS-II не поддерживаются)
· Передача данных до 208 Мбайт/с для 8-битного режима (в зависимости от максимально допустимой скорости ввода-вывода)
· Выходные данные и команды позволяют сигналам управлять внешними двунаправленными драйверами
· Выделенный контроллер DMA, встроенный в хост-интерфейс SDMMC, обеспечивающий высокоскоростную передачу данных между интерфейсом и SRAM
· Поддержка связанного списка IDMA
· Выделенные блоки питания, VDDSD1 и VDDSD2 для SDMMC1 и SDMMC2 соответственно, устраняющие необходимость в установке преобразователя уровня на интерфейсе SD-карты в режиме UHS-I
Только некоторые GPIO для SDMMC1 и SDMMC2 доступны на выделенном выводе питания VDDSD1 или VDDSD2. Они являются частью загрузочных GPIO по умолчанию для SDMMC1 и SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Их можно идентифицировать в таблице альтернативных функций по сигналам с суффиксом «_VSD1» или «_VSD2».
Каждый SDMMC соединен с блоком задержки (DLYBSD), что позволяет поддерживать внешнюю частоту данных выше 100 МГц.
Оба интерфейса SDMMC имеют защищаемые порты конфигурации.

3.36

Контроллерная локальная сеть (FDCAN1, FDCAN2)
Подсистема сети контроллеров (CAN) состоит из двух модулей CAN, общей оперативной памяти сообщений и блока калибровки часов.
Оба модуля CAN (FDCAN1 и FDCAN2) соответствуют стандарту ISO 11898-1 (спецификация протокола CAN версии 2.0, часть A, B) и спецификации протокола CAN FD версии 1.0.
Память RAM сообщений объемом 10 Кбайт реализует фильтры, приемные FIFO, приемные буферы, передающие FIFO событий и передающие буферы (плюс триггеры для TTCAN). Эта RAM сообщений совместно используется двумя модулями FDCAN1 и FDCAN2.
Общий блок калибровки часов является необязательным. Его можно использовать для генерации калиброванных часов для FDCAN1 и FDCAN2 из внутреннего RC-генератора HSI и PLL, оценивая сообщения CAN, полученные FDCAN1.

DS13875 Ред. 5

45/219
48

Функциональный надview

STM32MP133C/F

3.37

Универсальный последовательный высокоскоростной хост (USBH)
Устройства включают один высокоскоростной хост USB (до 480 Мбит/с) с двумя физическими портами. USBH поддерживает как низкоскоростные, полноскоростные (OHCI), так и высокоскоростные (EHCI) операции независимо на каждом порту. Он объединяет два трансивера, которые могут использоваться для низкоскоростной (1.2 Мбит/с), полноскоростной (12 Мбит/с) или высокоскоростной работы (480 Мбит/с). Второй высокоскоростной трансивер используется совместно с высокоскоростным OTG.
USBH соответствует спецификации USB 2.0. Контроллеры USBH требуют выделенных часов, которые генерируются PLL внутри USB high-speed PHY.

3.38

USB-порт высокоскоростной (OTG)
Устройства встраивают одно USB OTG высокоскоростное (до 480 Мбит/с) устройство/хост/OTG периферийное устройство. OTG поддерживает как полноскоростные, так и высокоскоростные операции. Приемопередатчик для высокоскоростной работы (480 Мбит/с) используется совместно со вторым портом USB Host.
USB OTG HS соответствует спецификации USB 2.0 и спецификации OTG 2.0. Он имеет программно-конфигурируемую настройку конечной точки и поддерживает приостановку/возобновление. Контроллерам USB OTG требуется выделенный тактовый генератор 48 МГц, который генерируется PLL внутри RCC или внутри USB high-speed PHY.
Основные характеристики USB OTG HS перечислены ниже: · Объединенный размер Rx и Tx FIFO 4 Кбайт с динамическим размером FIFO · Поддержка SRP (протокол запроса сеанса) и HNP (протокол согласования хоста) · Восемь двунаправленных конечных точек · 16 каналов хоста с поддержкой периодического OUT · Программное обеспечение, настраиваемое для режимов работы OTG1.3 и OTG2.0 · Поддержка USB 2.0 LPM (управление питанием канала) · Поддержка спецификации зарядки аккумулятора версии 1.2 · Поддержка HS OTG PHY · Внутренний USB DMA · HNP/SNP/IP внутри (нет необходимости во внешнем резисторе) · Для режимов OTG/Host необходим выключатель питания в случае, если устройства с питанием от шины
подключен.
Конфигурационный порт USB OTG может быть защищен.

46/219

DS13875 Ред. 5

STM32MP133C/F

Функциональный надview

3.39

MAC-интерфейсы Gigabit Ethernet (ETH1, ETH2)
Устройства оснащены двумя гигабитными контроллерами доступа к среде передачи данных (GMAC), соответствующими стандарту IEEE-802.3-2002, для связи по локальной сети Ethernet через стандартный интерфейс, независимый от среды передачи (MII), сокращенный интерфейс, независимый от среды передачи (RMII) или сокращенный гигабитный интерфейс, независимый от среды передачи (RGMII).
Устройства требуют внешнего физического интерфейсного устройства (PHY) для подключения к физической шине LAN (витая пара, оптоволокно и т. д.). PHY подключается к порту устройства с использованием 17 сигналов для MII, 7 сигналов для RMII или 13 сигналов для RGMII и может тактироваться с использованием 25 МГц (MII, RMII, RGMII) или 125 МГц (RGMII) от STM32MP133C/F или от PHY.
Устройства включают в себя следующие функции: · Режимы работы и интерфейсы PHY
Скорость передачи данных 10, 100 и 1000 Мбит/с Поддержка как полнодуплексных, так и полудуплексных операций Интерфейсы MII, RMII и RGMII PHY · Управление обработкой Многоуровневая фильтрация пакетов: фильтрация MAC-адресов источника (SA) и назначения (DA)
адрес с идеальным и хэш-фильтром, VLAN tagфильтрация на основе идеального и хэш-фильтра, фильтрация уровня 3 по IP-адресу источника (SA) или назначения (DA), фильтрация уровня 4 по порту источника (SP) или назначения (DP) Обработка двойной VLAN: вставка до двух VLAN tags в пути передачи, tag фильтрация в тракте приема Поддержка IEEE 1588-2008/PTPv2 Поддержка сетевой статистики со счетчиками RMON/MIB (RFC2819/RFC2665) · Аппаратная разгрузка обработки Вставка или удаление преамбулы и данных начала кадра (SFD) Механизм разгрузки контрольной суммы целостности для заголовка IP и полезной нагрузки TCP/UDP/ICMP: расчет и вставка контрольной суммы передачи, расчет и сравнение контрольной суммы приема Автоматический ответ на запрос ARP с MAC-адресом устройства Сегментация TCP: автоматическое разделение большого передаваемого пакета TCP на несколько небольших пакетов · Режим низкого энергопотребления Энергоэффективный Ethernet (стандарт IEEE 802.3az-2010) Удаленный пакет пробуждения и обнаружение AMD Magic PacketTM
Оба ETH1 и ETH2 могут быть запрограммированы как безопасные. В безопасном режиме транзакции через интерфейс AXI безопасны, а регистры конфигурации могут быть изменены только с помощью безопасного доступа.

DS13875 Ред. 5

47/219
48

Функциональный надview

STM32MP133C/F

3.40

Отладочная инфраструктура
Устройства предлагают следующие функции отладки и трассировки для поддержки разработки программного обеспечения и системной интеграции: · Отладка точек останова · Трассировка выполнения кода · Программное инструментирование · JTAG Отладочный порт · Последовательный отладочный порт · Триггерный вход и выход · Порт трассировки · Компоненты отладки и трассировки Arm CoreSight
Отладкой можно управлять с помощью JTAG/serial-wire порт отладочного доступа с использованием стандартных отраслевых инструментов отладки.
Порт трассировки позволяет собирать данные для регистрации и анализа.
Отладочный доступ к защищенным областям обеспечивается сигналами аутентификации в BSEC.

48/219

DS13875 Ред. 5

STM32MP133C/F

Распиновка, описание выводов и альтернативные функции

4

Распиновка, описание выводов и альтернативные функции

Рисунок 5. Балласт STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

ВСС

ПА9

PD10

ПБ7

ПЕ7

PD5

ПЕ8

PG4

ФХ9

ФХ13

ПК7

ПБ9

ПБ14

PG6

PD2

ПК9

ВСС

B

PD3

ПФ5

PD14

ПЕ12

ПЕ1

ПЕ9

ФХ14

ПЕ10

ПФ1

ПФ3

ПК6

ПБ15

ПБ4

ПК10

ПК12

DDR_DQ4 DDR_DQ0

C

ПБ6

ФХ12

ПЕ14

ПЕ13

PD8

PD12

PD15

ВСС

PG7

ПБ5

ПБ3

VDDSD1

ПФ0

ПК11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

ПБ8

PD6

ВСС

ПЕ11

PD1

ПЕ0

PG0

ПЕ15

ПБ12

ПБ10

VDDSD2

ВСС

ПЕ3

ПК8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

ПА12

PD0

ВСС

ПА15

PD4

PD9

ПФ2

ПБ13

ФХ10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

F

PG10

PG5

PG8

ФХ2

ФХ8

VDDCPU

ВДД

ВДЦППУ ВДЦППУ

ВДД

ВДД

VDDQ_ DDR

ВСС

DDR_A13

ВСС

DDR_A9

DDR_A2

G

ПФ9

ПФ6

ПФ10

PG15

ПФ8

ВДД

ВСС

ВСС

ВСС

ВСС

ВСС

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

ФХ11

ПИ3

ФХ7

ПБ2

ПЕ4

VDDCPU

ВСС

VDDCORE VDDCORE VDDCORE

ВСС

VDDQ_ DDR

DDR_WEN

ВСС

DDR_ODT DDR_CSN

DDR_ РАСН

J

PD13

ВБАТ

ПИ2

VSS_PLL VDD_PLL VDDCPU

ВСС

ВДДКОР

ВСС

ВДДКОР

ВСС

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
ВНЕ

ВСС

ПК13

ПИ1

ВДД

ВСС

VDDCORE VDDCORE VDDCORE

ВСС

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

ПЕ2

ПФ4

ФХ6

ПИ0

PG3

ВДД

ВСС

ВСС

ВСС

ВСС

ВСС

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

ПФ7

ПА8

PG11

VDD_ANA VSS_ANA

ВДД

ВДД

ВДД

ВДД

ВДД

ВДД

VDDQ_ DDR

DDR_VREF

DDR_A4

ВСС

DDR_ DTO1

DDR_A6

N

ПЕ6

PG1

PD7

ВСС

ПБ11

ПФ13

ВССА

ПА3

НЖТРСТ

VSS_USB VDDA1V1_

HS

РЕГ

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

ПА13

ПФ14

ПА2

VREF-

ВДДА

PG13

PG14

VDD3V3_ USBHS

ВСС

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

ФХ3

PWR_CPU _ON

ПА1

ВСС

ВРЕФ+

ПК5

ВСС

ВДД

ПФ15

VDDA1V8_ РЕГ

PI6-BOOT2

VDD_PLL2

ФХ5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

ПА11

ПК0

ПФ12

ПК3

ПФ11

ПБ1

ПА6

ПЕ5

PDR_ON USB_DP2

ПА14

USB_DP1

ОБХОД_ REG1V8

ФХ4

DDR_ DQ15

DDR_ DQ14

U

ВСС

ПА7

ПА0

ПА5

ПА4

ПК4

ПБ0

ПК1

ПК2

НРСТ

USB_DM2

USB_ RREF

USB_DM1 PI4-BOOT0

ПА10

ПИ7

ВСС

MSv65067V5

На рисунке выше показана верхняя часть упаковки. view.

DS13875 Ред. 5

49/219
97

Распиновка, описание выводов и альтернативные функции

STM32MP133C/F

Рисунок 6. Балласт STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

ВСС

PD4

ПЕ9

PG0

PD15

ПЕ15

ПБ12

ПФ1

ПК7

ПК6

ПФ0

ПБ14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

ВСС

B

ПЕ12

PD8

ПЕ0

PD5

PD9

ФХ14

ПФ2

ВСС

ПФ3

ПБ13

ПБ3

ПЕ3

ПК12

ВСС

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

ПЕ13

PD1

ПЕ1

ПЕ7

ВСС

ВДД

ПЕ10

PG7

PG4

ПБ9

ФХ10

ПК11

ПК8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

ПФ5

ПА9

PD10

VDDCPU

ПБ7

VDDCPU

PD12

VDDCPU

ФХ9

ВДД

ПБ15

ВДД

ВСС

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

E

PD0

ПЕ14

ВСС

ПЕ11

VDDCPU

ВСС

ПА15

ВСС

ФХ13

ВСС

ПБ4

ВСС

VDDQ_ DDR

ВСС

VDDQ_ DDR

ВСС

DDR_A13

F

ФХ8

ПА12

ВДД

VDDCPU

ВСС

ВДДКОР

PD14

ПЕ8

ПБ5

ВДДКОР

ПК10

ВДДКОР

ВСС

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

ФХ2

ПБ6

ПБ8

PG9

PD3

ФХ12

PG15

PD6

ПБ10

PD2

ПК9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

ПФ8

VDDCPU

ВСС

ВДДКОР

ФХ11

ПИ3

ПФ9

PG6

ОБХОД_ REG1V8

ВДДКОР

ВСС

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

ПИ2

ВБАТ

ФХ6

ПФ7

ПА8

ПФ12

ВДД

VDDA1V8_ РЕГ

ПА10

DDR_VREF

DDR_ РАСН

DDR_A10

ВСС

DDR_ CASN

K

ПЕ4

ПФ10

ПБ2

ВДД

ВСС

ВДДКОР

ПА13

ПА1

ПК4

НРСТ

VSS_PLL2 VDDCORE

ВСС

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

ПФ6

ВСС

ФХ7

VDD_ANA VSS_ANA

PG12

ПА0

ПФ11

ПЕ5

ПФ15

VDD_PLL2

ФХ5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
ВНЕ

ПК13

ВДД

ВСС

ПБ11

ПА5

ПБ0

ВДДКОР

USB_ RREF

PI6-BOOT2 VDDCORE

ВСС

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

ВСС

ПИ0

ПИ1

ПА11

ВСС

ПА4

ПБ1

ВСС

ВСС

PI5-BOOT1

ВСС

VDDQ_ DDR

ВСС

VDDQ_ DDR

ВСС

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

ПФ4

PG1

ВСС

ВДД

ПК3

ПК5

ВДД

ВДД

PI4-BOOT0

ВДД

ВСС

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

ПЕ6

PD7

PWR_ CPU_ON

ПА2

ПА7

ПК1

ПА6

PG13

НЖТРСТ

ПА14

ВСС

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

ПЕ2

ФХ3

ПФ13

ПК0

ВССА

VREF-

ПА3

PG14

USB_DP2

ВСС

VSS_ USBHS

USB_DP1

ФХ4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

ВСС

PG3

PG2

ПФ14

ВДДА

ВРЕФ+

ПДР_ОН

ПК2

USB_DM2

VDDA1V1_ РЕГ

VDD3V3_ USBHS

USB_DM1

ПИ7

На рисунке выше показана верхняя часть упаковки. view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

ВСС

MSv67512V3

50/219

DS13875 Ред. 5

STM32MP133C/F

Распиновка, описание выводов и альтернативные функции

Рисунок 7. Балласт STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

ВСС

ПА9

ПЭ13 ПЭ12

PD12

PG0

ПЕ15

PG7

ФХ13

ПФ3

ПБ9

ПФ0

ПК10 ПК12

ПК9

ВСС

B

PD0

ПЕ11

ПФ5

ПА15

PD8

ПЕ0

ПЕ9

ФХ14

ПЕ8

PG4

ПФ1

ВСС

ПБ5

ПК6

ПБ15 ПБ14

ПЕ3

ПК11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

ПБ6

PD3

ПЭ14 ПД14

PD1

ПБ7

PD4

PD5

PD9

ПЭ10 ПБ12

ФХ9

ПК7

ПБ3

ВДД СД2

ПБ4

PG6

ПК8

PD2

DDR_ DDR_ DQS0P DQS0N

D

ПБ8

PD6

ФХ12

PD10

ПЕ7

ПФ2

ПБ13

ВСС

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

ФХ2

ФХ8

ВСС

ВСС

VDD-процессор

ПЕ1

PD15

VDD-процессор

ВСС

ВДД

ПБ10

ФХ10

VDDQ_ DDR

ВСС

ВДД СД1

DDR_ DQ3

DDR_ DQ6

F

ПФ8

PG9

ПД11 ПА12

ВСС

ВСС

ВСС

DDR_ DQ7

DDR_ А5

ВСС

G

ПФ6

PG10

PG5

VDD-процессор

H

ПЕ4

ПФ10 ПГ15

PG8

J

ФХ7

PD13

ПБ2

ПФ9

VDD-процессор

ВСС

ВДД

VDD-процессор

ЯДРО VDD

ВСС

ВДД

ВСС

VDDQ_ DDR

ВСС

ВСС

ВДД

ВДД

ВСС

ЯДРО VDD

ВСС

ВДД

ЯДРО VDD

VDDQ_ DDR

DDR_ А13

DDR_ А2

DDR_ А9

DDR_ СБРОС
N

DDR_ BA2

DDR_ А3

DDR_ А0

DDR_ А7

DDR_ BA0

DDR_ CSN

DDR_ODT

K

VSS_ PLL

VDD_ PLL

ФХ11

VDD-процессор

ПК15-

L

VBAT OSC32 PI3

ВСС

_ВНЕ

ПК14-

M

VSS OSC32 PC13

_В

ВДД

N

ПЕ2

ПФ4

ФХ6

ПИ2

VDD-процессор
ЯДРО VDD
ВСС
ВДД

ВСС

ВСС

ВСС

ВСС

ВСС

ЯДРО VDD

ВСС

ВСС

ЯДРО VDD

ВСС

ВСС

ВСС

ВСС

ВСС

ВДД

ЯДРО VDD

ВСС

ВДД

ЯДРО VDD

VDDQ_ DDR
ВСС
VDDQ_ DDR
ЯДРО VDD

VDDQ_ DDR

DDR_ ВЕН

DDR_ РАСН

ВСС

ВСС

DDR_ А10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ А12

DDR_ CLKP

DDR_ А15

DDR_ А11

DDR_ А14

DDR_ CKE

DDR_ А1

P

ПА8

ПФ7

ПИ1

ПИ0

ВСС

ВСС

DDR_ DTO1

DDR_ АТО

DDR_ А8

DDR_ BA1

R

PG1

PG11

ФХ3

ВДД

ВДД

ВСС

ВДД

ЯДРО VDD

ВСС

ВДД

ЯДРО VDD

ВСС

VDDQ_ DDR

VDDQ_ DDR

DDR_ А4

DDR_ ZQ

DDR_ А6

T

ВСС

ПЕ6

PH0OSC_IN

ПА13

ВСС

ВСС

DDR_VREF

DDR_ DQ10

DDR_ DQ8

ВСС

U

PH1OSC_ ВЫХОД

VSS_ АНА

ВСС

ВСС

ВДД

ВДДА ВССА

ПА6

ВСС

ЯДРО VDD

ВСС

VDD VDDQ_ ЯДРО DDR

ВСС

PWR_ ВКЛ

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ АНА

PG2

ПА7

VREF-

Нью-Джерси TRST

VDDA1 V1_ РЕГ

ВСС

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

ПВР_

PG3

PG12 ЦП_ PF13

ПК0

ON

PC3 VREF+ PB0

ПА3

ПЕ5

ВДД

USB_ RREF

ПА14

VDD 3V3_ USBHS

VDDA1 V8_ РЕГ

ВСС

БАЙПАС S_REG
1В8

ФХ5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

ПА11

ПФ14

ПА0

ПА2

ПА5

ПФ11

ПК4

ПБ1

ПК1

PG14

НРСТ

ПФ15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

ФХ4

DDR_ DQ15

DDR_ DQ14

AA

ВСС

ПБ11

ПА1

ПФ12

ПА4

ПК5

PG13

ПК2

PDR_ ВКЛ

USB_DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

ПА10

ПИ7

ВСС

На рисунке выше показана верхняя часть упаковки. view.

MSv65068V5

DS13875 Ред. 5

51/219
97

Распиновка, описание выводов и альтернативные функции

STM32MP133C/F

Таблица 6. Условные обозначения / сокращения, используемые в таблице распиновки

Имя

Аббревиатура

Определение

Имя штифта Тип штифта
Структура ввода / вывода
Примечания Альтернативные функции Дополнительные функции

Если не указано иное, функция вывода во время и после сброса совпадает с фактическим именем вывода.

S

Контакт питания

I

Введите только пин

O

Выводить только пин

Ввод/вывод

Входной/выходной контакт

A

Аналоговый или специальный уровень вывода

FT(U/D/PD) 5 В толерантный ввод-вывод (с фиксированным повышением/понижением/программируемым понижением)

ГДР

1.5 В, 1.35 В или 1.2 В/В для интерфейса DDR3, DDR3L, LPDDR2/LPDDR3

A

Аналоговый сигнал

РСТ

Сбросный вывод со слабым подтягивающим резистором

_ф(1) _а(2) _у(3) _ч(4)

Вариант для FT I/O I2C FM+ вариант Аналоговый вариант (поставляется VDDA для аналоговой части ввода/вывода) USB вариант (поставляется VDD3V3_USBxx для USB части ввода/вывода) Высокоскоростной выход для 1.8 В тип. VDD (для SPI, SDMMC, QUADSPI, TRACE)

_вх(5)

Очень высокоскоростной вариант для 1.8 В тип. VDD (для ETH, SPI, SDMMC, QUADSPI, TRACE)

Если иное не указано в примечании, все входы/выходы устанавливаются как плавающие входы во время и после сброса.

Функции, выбранные через регистры GPIOx_AFR

Функции, напрямую выбираемые/включаемые через периферийные регистры

1. Связанные структуры ввода-вывода в таблице 7: FT_f, FT_fh, FT_fvh 2. Связанные структуры ввода-вывода в таблице 7: FT_a, FT_ha, FT_vha 3. Связанные структуры ввода-вывода в таблице 7: FT_u 4. Связанные структуры ввода-вывода в таблице 7: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Связанные структуры ввода-вывода в таблице 7: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Ред. 5

STM32MP133C/F

Распиновка, описание выводов и альтернативные функции

Номер контакта

Таблица 7. Определения шариков STM32MP133C/F

Функции мяча

Имя вывода (функция после
сброс настроек)

Альтернативные функции

Дополнительные функции

LFBGA289 TFBGA289 TFBGA320
Структура ввода-вывода штыревого типа
Примечания

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
Д4 Е4 В2
Б2 Д1 Б3 Б1 Г6 С2
С3 Е2 С3 Ф6 Д4 Е7 Е4 Е1 В1
С2 Г7 Д3
С1 G3 С1

VDDCORE S

–

ПА9

Ввод/вывод FT_h

ВСС ВДД

S

–

S

–

ПЕ11

Ввод/вывод FT_vh

ПФ5

Ввод/вывод FT_h

PD3

Ввод/вывод FT_f

ПЕ14

Ввод/вывод FT_h

VDDCPU

S

–

PD0

Ввод/вывод ФТ

ФХ12

Ввод/вывод FT_fh

ПБ6

Ввод/вывод FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(загрузка)

–

–

–

–

ТИМ1_CH2,

USART2_CTS/USART2_NSS,

САИ1_Д2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(загрузка)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

ТИМ2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

ТИМ1_БКИН, САИ1_Д4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(загрузка)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(загрузка)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

ФМК_А6

ТРАСИРОВАНО6, TIM16_CH1N,

ТИМ4_CH1, ТИМ8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Ред. 5

53/219
97

Распиновка, описание выводов и альтернативные функции

STM32MP133C/F

Номер контакта

Таблица 7. Определения шариков STM32MP133C/F (продолжение)

Функции мяча

Имя вывода (функция после
сброс настроек)

Альтернативные функции

Дополнительные функции

LFBGA289 TFBGA289 TFBGA320
Структура ввода-вывода штыревого типа
Примечания

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
Е3 Ф2 Ф4 Ф8 Д6 Е10 Ф4 Г2 Е2 С8 В8 Т21 Е2 Г1 Ф3
Е1 Г5 Ф2 Г5 Н3 Ф1 М8 – М5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 ВДД

S

–

S

–

Ввод/вывод ФТ

Ввод/вывод FT_fh

Ввод/вывод FT_f

Ввод/вывод FT_h

S

–

Ввод/вывод FT_h

S

–

Ввод/вывод FT_h

Ввод/вывод FT_f

Ввод/вывод FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(загрузка)

ТРАСЕД9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

ТИМ16_CH1, ТИМ4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(загрузка)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(загрузка),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(загрузка)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(загрузка)

ТИМ16_CH1N, ТИМ4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(загрузка)

–

–

–
–
ВКУП1
–

54/219

DS13875 Ред. 5

STM32MP133C/F

Распиновка, описание выводов и альтернативные функции

Номер контакта

Таблица 7. Определения шариков STM32MP133C/F (продолжение)

Функции мяча

Имя вывода (функция после
сброс настроек)

Альтернативные функции

Дополнительные функции

LFBGA289 TFBGA289 TFBGA320
Структура ввода-вывода штыревого типа
Примечания

Ф3 Дж3 Н5
Ф9 Д8 Г5 Ф2 Н1 Г3 Г4 Г8 Н4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

Ввод/вывод FT_h

VDDCPU PG5

S

–

Ввод/вывод FT_h

PG15

Ввод/вывод FT_h

PG10

Ввод/вывод FT_h

ВСС

S

–

ПФ10

Ввод/вывод FT_h

VDDCORE S

–

ПФ6

Ввод/вывод FT_vh

ВСС ВДД

S

–

S

–

ПФ9

Ввод/вывод FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(загрузка),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(загрузка)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(загрузка),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

ТИМ17_CH1N, ТИМ1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(загрузка),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Ред. 5

55/219
97

Распиновка, описание выводов и альтернативные функции

STM32MP133C/F

Номер контакта

Таблица 7. Определения шариков STM32MP133C/F (продолжение)

Функции мяча

Имя вывода (функция после
сброс настроек)

Альтернативные функции

Дополнительные функции

LFBGA289 TFBGA289 TFBGA320
Структура ввода-вывода штыревого типа
Примечания

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
Н1 Н7 К3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
ФХ11
PD13 VDD_PLL VSS_PLL
ПИ3 ПК13

Ввод/вывод FT_h

S

–

Ввод/вывод FT_h

S

–

Ввод/вывод FT_fh

Ввод/вывод FT_fh

Ввод/вывод FT_h

S

–

S

–

Ввод/вывод ФТ

Ввод/вывод ФТ

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(загрузка),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

САИ2_СД_А,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

ФМК_А18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, ТAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Ред. 5

STM32MP133C/F

Распиновка, описание выводов и альтернативные функции

Номер контакта

Таблица 7. Определения шариков STM32MP133C/F (продолжение)

Функции мяча

Имя вывода (функция после
сброс настроек)

Альтернативные функции

Дополнительные функции

LFBGA289 TFBGA289 TFBGA320
Структура ввода-вывода штыревого типа
Примечания

J3 J4 N5

ПИ2

Ввод/вывод ФТ

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

К5 Н4 П4

ПИ1

Ввод/вывод ФТ

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_ LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

Ф13 Л2 У13

ВСС

S

–

–

–

–

J2 J5 L2

ВБАТ

S

–

–

–

–

Л4 Н3 П5

ПИ0

Ввод/вывод ФТ

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ ВЫХОД1

К2 М2

L3

PC15OSC32_OUT

Ввод/вывод

FT

(1)

–

OSC32_OUT

Ф15 Н2 У16

ВСС

S

–

–

–

–

К1 М1 М2

PC14OSC32_IN

Ввод/вывод

FT

(1)

–

OSC32_IN

G7 E3 V16

ВСС

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

М10 М4 Н9

ВДД

S

–

–

–

–

G8 E6 W16

ВСС

S

–

–

–

–

USART2_RX,

Л2 П3 Н2

ПФ4

Ввод/вывод FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

МСО1, САИ2_МКЛК_А,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

М2 Ж8 П2

ПА8

Ввод/вывод FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

ТРАСЕСЛК, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

САИ1_ФС_Б,

Л1 Т1 Н1

ПЕ2

Ввод/вывод FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Ред. 5

57/219
97

Распиновка, описание выводов и альтернативные функции

STM32MP133C/F

Номер контакта

Таблица 7. Определения шариков STM32MP133C/F (продолжение)

Функции мяча

Имя вывода (функция после
сброс настроек)

Альтернативные функции

Дополнительные функции

LFBGA289 TFBGA289 TFBGA320
Структура ввода-вывода штыревого типа
Примечания

М1 Ж7 П3

ПФ7

Ввод/вывод FT_vh –

М3 Р1 Р2

PG11

Ввод/вывод FT_vh –

Л3 Дж6 Н3

ФХ6

Ввод/вывод FT_fh –

Н2 П4 Р1

PG1

Ввод/вывод FT_vh –

М11 – Н12

ВДД

S

–

–

Н1 Р2 Т2

ПЕ6

Ввод/вывод FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

Г9 У1 Н11

ВСС

S

–

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

Р2 Т2 Р3

ФХ3

Ввод/вывод FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(загрузка),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Ред. 5

STM32MP133C/F

Распиновка, описание выводов и альтернативные функции

Номер контакта

Таблица 7. Определения шариков STM32MP133C/F (продолжение)

Функции мяча

Имя вывода (функция после
сброс настроек)

Альтернативные функции

Дополнительные функции

LFBGA289 TFBGA289 TFBGA320
Структура ввода-вывода штыревого типа
Примечания

Л5 У2 В1

PG3

Ввод/вывод FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

Р1 У3 В3

PG2

Ввод/вывод ФТ

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

Т1 Л6 В2

PG12

Ввод/вывод ФТ

LPTIM1_IN1, SAI2_SCK_A,

САИ2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

Ф7 П6 Р5

ВДД

S

–

–

–

Г10 Е8 Т1

ВСС

S

–

–

–

Н3 Р3 В1

МСО1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

Ввод/вывод FT_fh

–

ETH1_MII_RX_CLK/ETH1_RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

П3 К7 Т4

ПА13

Ввод/вывод ФТ

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON ВЫКЛ

–

–

Т2 Н5 У1

ПА11

Ввод/вывод FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

Н5 М6 АА2

ПБ11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

Ввод/вывод FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILN –
–

DS13875 Ред. 5

59/219
97

Распиновка, описание выводов и альтернативные функции

STM32MP133C/F

Номер контакта

Таблица 7. Определения шариков STM32MP133C/F (продолжение)

Функции мяча

Имя вывода (функция после
сброс настроек)

Альтернативные функции

Дополнительные функции

LFBGA289 TFBGA289 TFBGA320
Структура ввода-вывода штыревого типа
Примечания

П4 У4

Y2

PF14(JTCK/SW CLK)

Ввод/вывод

FT

(2)

У3 Л7 Y3

ПА0

Ввод/вывод FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

Н6 Т3 В4

ПФ13

TIM2_ETR, SAI1_MCLK_B,

Ввод/вывод FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

Г11 Е10 П7

Ф10 –

–

Р4 К8 АА3

П5 Р5 Y4 U4 М7 Y5

ВСС ВДД ПА1
ПА2
ПА5

S

–

S

–

Ввод/вывод FT_a

Ввод/вывод FT_a Ввод/вывод FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

ТИМ2_CH1/ТИМ2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

Т3 Т4 В5

САИ1_ССК_А, САИ1_СК2,

ПК0

Ввод/вывод FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

Т4 J9 АА4
Р6 У6 В7 П7 У5 У8 П6 Т6 В8

ПФ12

Ввод/вывод FT_vha –

ВРЕФ+

S

–

–

ВДДА

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
АЦП1_INP3, АЦП2_INP3
АЦП1_INP1, АЦП2_INP1
АЦП1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, ТAMP_IN3
АЦП1_INP6, АЦП1_INN2
–

60/219

DS13875 Ред. 5

STM3

Документы/Ресурсы

STMicroelectronics STM32MP133C F 32-битный микропроцессор Arm Cortex-A7 1 ГГц [pdf] Руководство пользователя STM32MP133C F 32-битный Arm Cortex-A7 1 ГГц MPU, STM32MP133C, F 32-битный Arm Cortex-A7 1 ГГц MPU, Arm Cortex-A7 1 ГГц MPU, 1 ГГц, MPU

Ссылки

• Руководство пользователя