Моделирование SoC Libero
Инструкции по настройке библиотеки
Введение
Целью этого документа является описание процедуры настройки среды моделирования с использованием проекта Libero SoC в качестве входных данных. Эта документация соответствует предварительно скомпилированным библиотекам, предоставленным для использования с Libero SoC v11.9 и более новыми версиями программного обеспечения. Предоставленные библиотеки скомпилированы для Verilog. Пользователям VHDL требуется лицензия, позволяющая моделирование в смешанном режиме.
Скомпилированные библиотеки моделирования доступны для следующих инструментов:
- Aldec Active-HDL
- Альдек Ривьера-ПРО
- Cadence Incisive Enterprise и Xcelium
- Сименс КвестаСим
- Синопсис VCS
Чтобы запросить библиотеку для другого симулятора, свяжитесь с Техническая поддержка микрочипов.
Интеграция SoC Либеро
Libero SoC поддерживает моделирование с использованием ModelSim ME путем создания файла run.do. file. Этот file используется ModelSim ME/ModelSim Pro ME для настройки и запуска моделирования. Чтобы использовать другие инструменты моделирования, вы можете создать файл ModelSim ME/ModelSim Pro ME run.do и изменить сценарий Tcl. file использовать команды, совместимые с вашим симулятором.
1.1 Либеро SoC Tcl File Поколение (Задать вопрос)
После создания и создания проекта в Libero SoC запустите моделирование ModelSim ME/ModelSim Pro ME на всех этапах проектирования (предварительный синтез, постсинтез и пост-макет). На этом шаге создается файл run.do file для ModelSim ME/ModelSim Pro ME для каждого этапа проектирования.
Важный: После запуска каждого запуска моделирования переименуйте автоматически созданный файл run.do. file в каталоге моделирования, чтобы предотвратить перезапись Libero SoC. file. Напримерampле, files можно переименовать в presynth_run.do,postsynth_run.do и postlayout_run.do.
Настройка Aldec для Active-HDL и Riviera-Pro (Задать вопрос)
Run.do file используемые ModelSim ME/ModelSim Pro ME, можно модифицировать и использовать для моделирования с помощью симуляторов Aldec.
2.1 Переменная среды (Задать вопрос)
Установите переменную среды для вашей лицензии file расположение:
LM_LICENSE_FILE: должен включать указатель на сервер лицензий.
2.2 Загрузите скомпилированную библиотеку (Задать вопрос)
Загрузите библиотеки для Aldec Active-HDL и Aldec Riviera-PRO с Microchip. webсайт.
2.3 Преобразование run.do для моделирования Aldec (Задать вопрос)
Run.do fileСозданные Libero SoC для моделирования с использованием инструментов Active-HDL и Riviera-Pro, можно использовать для моделирования с использованием Active-HDL и Riviera-Pro с одним изменением. В следующей таблице перечислены команды, эквивалентные Aldec, которые необходимо изменить в файле ModelSim run.do. file.
Таблица 2-1. Эквивалентные команды Aldec
| МодельSim | Активный-ЛПВП |
| видеоблог | Журнал |
| vcom | аком |
| vlib | алиб |
| vsim | асим |
| vmap | акарта |
Следующее какampфайл run.do, связанный с симуляторами Aldec.
- Установите местоположение текущего рабочего каталога.
set dsn - Задайте имя рабочей библиотеки, сопоставьте ее местоположение, а затем составьте карту местоположения семейства Microchip FPGA.
предварительно скомпилированные библиотеки (напримерample, SmartFusion2), на котором вы запускаете свой проект.
Алиб Пресинт
амап пресинт пресинт
amap SmartFusion2 - Скомпилируйте все необходимые HDL fileиспользуется в проекте с необходимой библиотекой.
alog –work presynth temp.v (для Verilog)
alog –work presynth testbench.v
acom –work presynth temp.vhd (для Vhdl)
acom –work presynth testbench.vhd - Смоделируйте дизайн.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
беги 10us
2.4 Известные проблемы (Задать вопрос)
В этом разделе перечислены известные проблемы и ограничения.
- Библиотеки, скомпилированные с помощью Riviera-PRO, зависят от платформы (т.е. 64-битные библиотеки не могут быть запущены на 32-битной платформе и наоборот).
- Для проектов, содержащих SERDES/MDDR/FDDR, используйте следующую опцию в своем файле run.do. files при запуске моделирования после компиляции проектов:
– Активный-HDL: asim –o2
– Riviera-PRO: asim –O2 (для моделирования до синтеза и после макетирования) и asim –O5 (для моделирования после макетирования)
Установка Aldec для Active-HDL и Riviera-Pro имеет следующие ожидающие рассмотрения SAR. Для получения дополнительной информации свяжитесь Техническая поддержка микрочипов. - SAR 49908 — Active-HDL: ошибка VHDL для моделирования математических блоков.
- SAR 50627 – Riviera-PRO 2013.02: Ошибки моделирования для конструкций SERDES
- SAR 50461 – Ривьера-ПРО: опция asim -O2/-O5 в симуляциях
Установка Cadence Incisive (Задать вопрос)
Вам нужно создать скрипт file аналогично ModelSim ME/ModelSim Pro ME run.do для запуска
Тренажер Cadence Incisive. Выполните следующие действия и создайте скрипт. file для NCSim или используйте скрипт file
предоставляется для преобразования ModelSim ME/ModelSim Pro ME run.do files в конфигурацию files
необходимо для запуска моделирования с использованием NCSim.
Важно: Каденция has stopped releasing new versions of the Incisive Enterprise
симулятор и начал поддерживать симулятор Xcelium.
3.1 Переменные среды (Задать вопрос)
Чтобы запустить симулятор Cadence Incisive, настройте следующие переменные среды:
- LM_LICENSE_FILE: должен включать указатель на лицензию file.
- cds_root: должен указывать на домашний каталог установки Cadence Incisive.
- PATH: должен указывать на расположение корзины в каталоге инструментов, указанном cds_root, то есть
$cds_root/tools/bin/64bit (для 64-битной машины и $cds_root/tools/bin для 32-битной машины).
Существует три способа настройки среды моделирования в случае переключения между 64-битной и 32-битной операционными системами:
Случай 1: переменная PATH
Выполните следующую команду:
установите путь = (install_dir/tools/bin/64bit $path) для 64-битных машин и
установить путь = (install_dir/tools/bin $path) для 32-битных машин
Случай 2: Использование параметра командной строки -64bit
В командной строке укажите опцию -64bit, чтобы вызвать 64-битный исполняемый файл.
Случай 3. Установка переменной среды INCA_64BIT или CDS_AUTO_64BIT.
Переменная INCA_64BIT рассматривается как логическая. Вы можете установить для этой переменной любое значение или нулевую строку.
setenv INCA_64BIT
Важно: Переменная среды INCA_64BIT не влияет на другие инструменты Cadence, например инструменты IC. Однако для инструментов Incisive переменная INCA_64BIT переопределяет настройку переменной среды CDS_AUTO_64BIT. Если установлена переменная среды INCA_64BIT, все инструменты Incisive работают в 64-битном режиме. setenv CDS_AUTO_64BIT ВКЛЮЧИТЬ:INCA
Важно: строка INCA должна быть в верхнем регистре. Все исполняемые файлы должны запускаться либо в 32-битном, либо в 64-битном режиме. Не устанавливайте переменную для включения одного исполняемого файла, как показано ниже:
setenv CDS_AUTO_64BIT ВКЛЮЧИТЬ: ncelab
Другие инструменты Cadence, такие как инструменты IC, также используют переменную среды CDS_AUTO_64BIT для управления выбором 32-битных или 64-битных исполняемых файлов. В следующей таблице показано, как можно установить переменную CDS_AUTO_64BIT для запуска инструментов Incisive и инструментов IC во всех режимах.
Таблица 3-1. Переменные CDS_AUTO_64BIT
| Переменная CDS_AUTO_64BIT | Режущие инструменты | ИК-инструменты |
| setenv CDS_AUTO_64BIT ВСЕ | 64 бит | 64 бит |
| setenv CDS_AUTO_64BIT НЕТ | 32 бит | 32 бит |
| setenv CDS_AUTO_64BIT ИСКЛЮЧИТЬ:ic_binary | 64 бит | 32 бит |
| setenv CDS_AUTO_64BIT ИСКЛЮЧИТЬ:INCA | 32 бит | 64 бит |
Важный: Все инструменты Incisive должны запускаться либо в 32-битном, либо в 64-битном режиме. Не используйте EXCLUDE для исключения определенного исполняемого файла, как показано ниже: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Если вы установите переменную CDS_AUTO_64BIT для исключения инструментов Incisive (setenv CDS_AUTO_64BIT EXCLUDE:INCA), все инструменты Incisive запускаются в 32-битном режиме. Однако параметр командной строки -64bit переопределяет переменную среды.
Следующая конфигурация fileОни помогут вам управлять данными и контролировать работу инструментов и утилит моделирования:
- Картирование библиотеки file (cds.lib) — определяет логическое имя расположения вашего проекта.
- Библиотеки и связывает их с именами физических каталогов.
- Переменные file (hdl.var) — определяет переменные, влияющие на поведение инструментов и утилит моделирования.
3.2 Загрузите скомпилированную библиотеку (Задать вопрос)
Загрузите библиотеки для Cadence Incisive с сайта Microsemi. webсайт.
3.3 Создание сценария NCSim File (Задать вопрос)
После создания копии run.do files, выполните следующие шаги, чтобы запустить симуляцию с помощью NCSim:
- Создайте cds.lib file который определяет доступные библиотеки и их расположение. file содержит инструкции, которые сопоставляют логические имена библиотек с путями к их физическим каталогам. Для бывшегоampНапример, если вы используете симуляцию пресинтезатора, файл cds.lib file записывается, как показано в следующем кодовом блоке.
ОПРЕДЕЛИТЬ presynth ./presynth
ОПРЕДЕЛИТЬ COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE smartfusion2 - Создайте hdl.var file, дополнительная конфигурация file который содержит переменные конфигурации и определяет, как настроена ваша среда разработки. Следующая переменная fileвключены:
– Переменные, которые используются для указания рабочей библиотеки, в которой компилятор хранит скомпилированные объекты и другие производные данные.
– Для Verilog переменные (LIB_MAP, VIEW_MAP, WORK), которые используются для указания библиотек и views для поиска, когда разработчик разрешает экземпляры.
– Переменные, которые позволяют определять параметры и аргументы командной строки компилятора, разработчика и симулятора.
В случае пресинтетического моделирования, напримерampКак показано выше, скажем, у нас есть три RTL files: a.v, b.v и testbench.v, которые необходимо скомпилировать в библиотеки presynth, COREAHBLITE_LIB и presynth соответственно. hdl.var file можно записать, как показано в следующем кодовом блоке.
ОПРЕДЕЛЕНИЕ РАБОТЫ
DEFINE PROJECT_DIR <местоположение files>
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/a.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/b.v => COREAHBLITE_LIB)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, + => presynth) - Скомпилируйте дизайн fileс использованием опции ncvlog.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Разработайте дизайн с помощью ncelab. Разработчик создает иерархию проекта на основе информации о реализации и конфигурации в проекте, устанавливает связь сигналов и вычисляет начальные значения для всех объектов в проекте. Разработанная иерархия проекта сохраняется в моментальном снимке моделирования, который представляет собой представление вашего проекта, которое симулятор использует для запуска моделирования.
ncelab –Сообщение –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
access +rwc –status worklib.:модуль
Разработка во время моделирования после макетирования
В случае моделирования после компоновки сначала SDF file необходимо скомпилировать перед доработкой с помощью команды ncsdfc.
ncsdfcfileимя>.sdf –выход <fileимя>.sdf.X
Во время разработки используйте скомпилированный вывод SDF с опцией –autosdf, как показано в следующем кодовом блоке.
ncelab -autosdf –Сообщение –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –access +rwc –status worklib.:module –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file должно быть таким, как показано в следующем кодовом блоке.
COMPILED_SDF_FILE = «<расположение скомпилированного SDF file>” - Симулируйте с помощью ncsim. После разработки создается снимок моделирования, который загружается ncsim для моделирования. Вы можете работать в пакетном режиме или в режиме графического интерфейса.
ncsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
errormax 15 –status worklib.:модуль
Важный: Все вышеперечисленные три этапа компиляции, разработки и моделирования можно поместить в сценарий оболочки. file и получен из командной строки. Вместо использования этих трех шагов проектирование можно смоделировать за один шаг, используя опцию ncverilog или irun, как показано в следующем кодовом блоке.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var <все RTL
fileиспользуется в дизайне>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var <все RTL files
использовано в дизайне>
3.3.1 Известные проблемы (Задать вопрос)
Обходной путь на тестовом стенде
Использование следующего оператора для указания тактовой частоты в тестовом стенде, созданном пользователем, или в тестовом стенде по умолчанию, созданном Libero SoC, не работает с NCSim.
всегда @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Для запуска моделирования измените следующее:
всегда #(SYSCLK_PERIOD/2.0) SYSCLK = ~SYSCLK;
Важно: Скомпилировано библиотеки для NCSim зависят от платформы (т.е. 64-битные библиотеки несовместимы с 32-битной платформой и наоборот).
Моделирование Postsynth и пост-макетирование с использованием MSS и SERDES При запуске постсинтетического моделирования проектов, содержащих блок MSS, или моделирования проектов после макетирования с использованием SERDES, моделирование BFM не работает, если опция –libmap установлена.
не уточняется при разработке. Это связано с тем, что во время разработки MSS разрешается из рабочей библиотеки (поскольку привязка по умолчанию и рабочая библиотека являются PostSynth/Post-Layout), где это просто фиксированная функция.
Команда ncelab должна быть написана, как показано в следующем блоке кода, чтобы разрешить MSS.
блок из предварительно скомпилированной библиотеки SmartFusion2.
ncelab -libmap lib.map -libverbose -Message -access +rwc cfg1
и lib.map file должно быть следующим:
конфигурация cfg1;
дизайн ;
список библиотек по умолчанию smartfusion2 ;
конечная конфигурация
Это разрешает любую ячейку в библиотеке SmartFusion2 перед просмотром в рабочей библиотеке, т. е. postynth/post-layout.
Опцию –libmap можно использовать по умолчанию во время разработки каждой симуляции (предварительная, постсинтетическая и пост-макет). Это позволяет избежать проблем моделирования, возникающих из-за разрешения экземпляров из библиотек.
ncelab: *F,INTERR: ВНУТРЕННЕЕ ИСКЛЮЧЕНИЕ
Это исключение из инструмента ncelab является предостережением для проектов, содержащих FDDR в SmartFusion 2 и IGLOO 2, во время моделирования после синтеза и после компоновки с использованием опции –libmap.
Важный: Об этой проблеме было сообщено в службу поддержки Cadence (SAR 52113).
3.4 Сample Tcl и сценарий оболочки Fileс (Задать вопрос)
Следующее files - это конфигурация fileнеобходимо для настройки дизайна и сценария оболочки file для запуска команд NCSim.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
ОПРЕДЕЛИТЬ COREAHBLITE_LIB ./COREAHBLITE_LIB
ОПРЕДЕЛИТЬ presynth ./presynth
Hdl.var
ОПРЕДЕЛЕНИЕ РАБОТЫ
ОПРЕДЕЛИТЬ PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagев => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagев => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/comment/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
пресинт)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
пресинт)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB_HPMS/SB_HPMS.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB/SB.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/компонент/работа/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => пресинт )
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB_top/SB_top.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB_top/testbench.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, + => presynth)
Команды.csh
ncvlog +incdir+../../comComponent/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagвозраст
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagвозраст
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../компонент/работа/SB/CCC_0/SB_CCC_0_FCCC.v
../../компонент/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../компонент/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../компонент/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../компонент/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../компонент/работа/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../компонент/работа/SB_HPMS/SB_HPMS.v
../../компонент/работа/SB/SB.v ../../компонент/работа/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../компонент/работа/SB_top/SB_top.v ../../компонент/работа/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-работа пресинта -журналfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -статус presynth.testbench:модуль
3.5 Автоматизация (Задать вопрос)
Следующий скрипт file преобразует ModelSim run.do fileв конфигурацию fileЭто необходимо для запуска моделирования с использованием NCSim.
Сценарий File Использование
perl cadence_parser.pl presynth_run.do postynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
############################################### ###########################################
##################
#Использование: perl questa_parser.pl presynth_run.do Postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
############################################### ###########################################
##################
использовать POSIX;
использовать строго;
my ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
суб questa_parser {
мой $ModelSim_run_do = $_[0];
мой $actel_family = $_[1];
мое $lib_location = $_[2];
мое $состояние;
если (-e «$ModelSim_run_do»)
{
открыть вFILE”$ModelSim_run_do”);
мой @ModelSim_run_do = <INFILE>;
моя линия $;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
открыть (ВЫХОДFILE”>QUESTA_PRESYNTH/presynth_questa.do”);
$состояние = $1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
открыть (ВЫХОДFILE”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$состояние = $1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/)
{
`mkdir QUESTA_POSTLAYOUT`;
открыть (ВЫХОДFILE”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$состояние = $1;
} Еще
{
напечатать «Неправильные входные данные, данные file\н”;
print «#Использование: perl questa_parser.pl presynth_run.do postynth_run.do postlayout_run.do
\"Расположение_библиотеки\"\n”;
}
foreach $line (@ModelSim_run_do)
{
#Общие операции
$line =~ s/..\/designer.*simulation\///g;
$line =~ s/$state/$state\_questa/g;
#распечататьFILE «$строка \n»;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
распечататьFILE “vmap $actel_family ”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/компонент/..\/..\/компонент/г;
распечататьFILE «$строка \n»;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
распечататьFILE «$строка \n»;
} Еще
{
распечататьFILE «$строка \n»;
}
}
приближатьсяFILE);
закрыть(ВЫХОДFILE);
} еще {
напечатайте «$ModelSim_run_do не существует. Перезапустите симуляцию еще раз \n”;
}
}
Настройка Cadence Xcelium (Микрочип Вход)
Вам нужно создать скрипт file аналогично ModelSim ME/ModelSim Pro ME run.do для запуска симулятора Cadence Xcelium. Выполните следующие действия и создайте скрипт. file для Xcelium или используйте скрипт file предоставляется для преобразования ModelSim ME/ModelSim Pro ME run.do files в конфигурацию fileЭто необходимо для запуска моделирования с использованием Xcelium.
4.1 Переменные среды (Задать вопрос)
Чтобы запустить Cadence Xcelium, настройте следующие переменные среды:
- LM_LICENSE_FILE: должен включать указатель на лицензию file.
- cds_root: должен указывать на домашний каталог установки Cadence Incisive.
- PATH: должен указывать на расположение корзины в каталоге инструментов, указанном cds_root (т.е.
$cds_root/tools/bin/64bit (для 64-битной машины и $cds_root/tools/bin для 32-битной машины).
машина).
Существует три способа настройки среды моделирования в случае переключения между 64-битной и 32-битной операционными системами:
Случай 1: переменная PATH
установите путь = (install_dir/tools/bin/64bit $path) для 64-битных машин и
установить путь = (install_dir/tools/bin $path) для 32-битных машин
Случай 2: Использование параметра командной строки -64bit
В командной строке укажите опцию -64bit, чтобы вызвать 64-битный исполняемый файл.
Случай 3. Установка переменной среды INCA_64BIT или CDS_AUTO_64BIT.
Переменная INCA_64BIT рассматривается как логическая. Вы можете установить для этой переменной любое значение или нулевое значение.
нить.
setenv INCA_64BIT
Важно: Переменная среды INCA_64BIT не влияет на другие инструменты Cadence, например инструменты IC. Однако для инструментов Incisive переменная INCA_64BIT переопределяет настройку переменной среды CDS_AUTO_64BIT. Если переменная среды INCA_64BIT имеет значение et, все инструменты Incisive работают в 64-битном режиме.
setenv CDS_AUTO_64BIT ВКЛЮЧИТЬ:INCA
Важно: строка INCA должна быть в верхнем регистре. Все исполняемые файлы должны запускаться либо в 2-битном, либо в 64-битном режиме. Не устанавливайте переменную для включения одного исполняемого файла, как показано ниже:
setenv CDS_AUTO_64BIT ВКЛЮЧИТЬ: ncelab
Другие инструменты Cadence, такие как инструменты IC, также используют переменную среды CDS_AUTO_64BIT для управления выбором 32-битных или 64-битных исполняемых файлов. В следующей таблице показано, как можно установить переменную CDS_AUTO_64BIT для запуска инструментов Incisive и инструментов IC во всех режимах.
Таблица 4-1. Переменные CDS_AUTO_64BIT
| Переменная CDS_AUTO_64BIT | Режущие инструменты | ИК-инструменты |
| setenv CDS_AUTO_64BIT ВСЕ | 64-битный | 64-битный |
| setenv CDS_AUTO_64BIT НЕТ | 32-битный | 32-битный |
| setenv CDS_AUTO_64BIT ИСКЛЮЧИТЬ:ic_binary |
64-битный | 32-битный |
| setenv CDS_AUTO_64BIT ИСКЛЮЧИТЬ:INCA | 32-битный | 64-битный |
Важный: Все инструменты Incisive должны запускаться либо в 32-битном, либо в 64-битном режиме. Не используйте EXCLUDE для исключения определенного исполняемого файла, как показано ниже:
setenv CDS_AUTO_64BIT ИСКЛЮЧИТЬ: ncelab
Если вы установите переменную CDS_AUTO_64BIT, чтобы исключить резцы (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), все инструменты Incisive запускаются в 32-битном режиме. Однако
Параметр командной строки -64bit переопределяет переменную среды.
Следующая конфигурация fileОни помогут вам управлять данными и контролировать работу инструментов и утилит моделирования:
- Картирование библиотеки file (cds.lib) определяет логическое имя расположения вашего проекта.
- Библиотеки и связывает их с именами физических каталогов.
- Переменные file (hdl.var) определяет переменные, влияющие на поведение инструментов и утилит моделирования.
4.2 Загрузите скомпилированную библиотеку (Задать вопрос)
Загрузите библиотеки для Cadence Xcelium с сайта Microsemi. webсайт.
4.3 Создание сценария Xcelium file (Задать вопрос)
После создания копии run.do files, выполните следующие шаги, чтобы запустить моделирование с помощью скрипта Xcelium. file.
- Создайте cds.lib file который определяет, какие библиотеки доступны и где они расположены.
The file содержит инструкции, которые сопоставляют логические имена библиотек с путями к их физическим каталогам. Для бывшегоampНапример, если вы используете симуляцию пресинтезатора, файл cds.lib file можно записать, как показано в следующем кодовом блоке.
ОПРЕДЕЛИТЬ presynth ./presynth
ОПРЕДЕЛИТЬ COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE smartfusion2 - Создайте hdl.var file это необязательная конфигурация file который содержит переменные конфигурации и определяет, как настроена ваша среда разработки. К ним относятся:
– Переменные, которые используются для указания рабочей библиотеки, в которой компилятор хранит скомпилированные объекты и другие производные данные.
– Для Verilog переменные (LIB_MAP, VIEW_MAP, WORK), которые используются для указания библиотек и views для поиска, когда разработчик разрешает экземпляры.
– Переменные, которые позволяют определять параметры и аргументы командной строки компилятора, разработчика и симулятора.
В случае пресинтетического моделирования, напримерampКак показано выше, скажем, у нас есть 3 RTL files a.v, b.v и testbench.v, которые необходимо скомпилировать в библиотеки presynth, COREAHBLITE_LIB и presynth соответственно. hdl.var file можно записать, как показано в следующем кодовом блоке.
ОПРЕДЕЛЕНИЕ РАБОТЫ
DEFINE PROJECT_DIR <местоположение files>
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/a.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/b.v => COREAHBLITE_LIB)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, + => presynth) - Скомпилируйте дизайн fileс использованием опции ncvlog.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Разработайте дизайн с помощью ncelab. Разработчик создает иерархию проекта на основе информации о реализации и конфигурации в проекте, устанавливает связь сигналов и вычисляет начальные значения для всех объектов в проекте. Разработанная иерархия проекта сохраняется в моментальном снимке моделирования, который представляет собой представление вашего проекта, которое симулятор использует для запуска моделирования.
Xcelium –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
access +rwc –status worklib.:модуль
Разработка во время моделирования после макетирования
В случае моделирования после компоновки сначала SDF file необходимо скомпилировать перед доработкой с помощью команды ncsdfc.
Кселиум <fileимя>.sdf –выход <fileимя>.sdf.X
Во время разработки используйте скомпилированный вывод SDF с опцией –autosdf, как показано в следующем кодовом блоке.
xmelab -autosdf –Сообщение –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –access +rwc –status worklib.:module –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file должно быть таким, как показано в следующем кодовом блоке.
COMPILED_SDF_FILE = «<расположение скомпилированного SDF file>” - Симулируйте с помощью Xcelium. После разработки создается снимок моделирования, который загружается в Xcelium для моделирования. Это можно запустить в пакетном режиме или в режиме графического интерфейса.
xmsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
errormax 15 –status worklib.:модуль
Настройка Cadence Xcelium
Важно: Все вышеуказанные три шага компиляции, разработки и моделирования могут быть помещены в сценарий оболочки. file и получен из командной строки. Вместо использования этих трех шагов проектирование можно смоделировать за один шаг, используя опцию ncverilog или xrun, как показано в следующем кодовом блоке.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var <все RTL
fileиспользуется в дизайне>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var <все RTL files
использовано в дизайне>
4.3.1 Известные проблемы (Задать вопрос)
Обходной путь на тестовом стенде
Использование следующего оператора для указания тактовой частоты в тестовом стенде, созданном пользователем, или в тестовом стенде по умолчанию, созданном Libero SoC, не работает с Xcelium.
всегда @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Для запуска моделирования измените следующее:
всегда #(SYSCLK_PERIOD/2.0) SYSCLK = ~SYSCLK;
Важный: Скомпилированные библиотеки для Xcelium зависят от платформы (т. е. 64-битные библиотеки несовместимы с 32-битной платформой и наоборот).
Моделирование Postsynth и Post-Layout с использованием MSS и SERDES
При запуске постсинтетического моделирования проектов, содержащих блок MSS, или моделирования проектов после компоновки с использованием SERDES, моделирование BFM не работает, если опция –libmap не указана во время разработки. Это связано с тем, что во время разработки MSS разрешается из рабочей библиотеки (поскольку привязка по умолчанию и рабочая библиотека являются PostSynth/Post-Layout), где это просто фиксированная функция.
Команда ncelab должна быть написана, как показано в следующем блоке кода, чтобы разрешить блок MSS из предварительно скомпилированной библиотеки SmartFusion2.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
и lib.map file должно быть следующим:
конфигурация cfg1;
дизайн ;
список библиотек по умолчанию smartfusion2 ;
конечная конфигурация
Это должно разрешить любую ячейку в библиотеке SmartFusion2, прежде чем искать в рабочей библиотеке, т. е. postynth/post-layout.
Опцию –libmap можно использовать по умолчанию во время разработки каждой симуляции (пресинтетическая, постсинтетическая и пост-макетная). Это позволяет избежать проблем моделирования, возникающих из-за разрешения экземпляров из библиотек.
xmelab: *F,INTERR: ВНУТРЕННЕЕ ИСКЛЮЧЕНИЕ
Это исключение из инструмента ncelab является предостережением для проектов, содержащих FDDR в SmartFusion2 и IGLOO2.
во время моделирования постсинта и пост-лейаута с использованием опции –libmap.
Важный: Об этой проблеме было сообщено в службу поддержки Cadence (SAR 52113).
4.4 Сample Tcl и сценарий оболочки fileс (Задать вопрос)
Следующее files - это конфигурация fileнеобходимо для настройки дизайна и сценария оболочки file для запуска команд Xcelium.
Cds.lib
ОПРЕДЕЛИТЕ smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
ОПРЕДЕЛИТЬ COREAHBLITE_LIB ./COREAHBLITE_LIB
ОПРЕДЕЛИТЬ presynth ./presynth
Hdl.var
ОПРЕДЕЛЕНИЕ РАБОТЫ
ОПРЕДЕЛИТЬ PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagев => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagев => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/comment/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
пресинт)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/компонент/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
пресинт)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB_HPMS/SB_HPMS.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB/SB.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/компонент/работа/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => пресинт )
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB_top/SB_top.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/comComponent/work/SB_top/testbench.v => presynth)
ОПРЕДЕЛИТЬ LIB_MAP ($LIB_MAP, + => presynth)
Команды.csh
ncvlog +incdir+../../comComponent/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagвозраст
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagвозраст
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../компонент/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../компонент/работа/SB/CCC_0/SB_CCC_0_FCCC.v
../../компонент/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../компонент/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../компонент/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../компонент/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../компонент/работа/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../компонент/работа/SB_HPMS/SB_HPMS.v
../../компонент/работа/SB/SB.v ../../компонент/работа/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../компонент/работа/SB_top/SB_top.v ../../компонент/работа/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-работа пресинта -журналfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -статус presynth.testbench:модуль
4.5 Автоматизация (Микрочип Вход)
Следующий скрипт file конвертирует ModelSim run.do fileв конфигурацию fileЭто необходимо для запуска моделирования с использованием Xcelium.
Сценарий File Использование
perl cadence_parser.pl presynth_run.do postynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
############################################### ###########################################
##################
#Использование: perl questa_parser.pl presynth_run.do Postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
############################################### ###########################################
##################
использовать POSIX;
использовать строго;
my ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
суб questa_parser {
мой $ModelSim_run_do = $_[0];
мой $actel_family = $_[1];
мое $lib_location = $_[2];
мое $состояние;
если (-e «$ModelSim_run_do»)
{
открыть вFILE”$ModelSim_run_do”);
мой @ModelSim_run_do = <INFILE>;
моя линия $;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
открыть (ВЫХОДFILE”>QUESTA_PRESYNTH/presynth_questa.do”);
$состояние = $1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
открыть (ВЫХОДFILE”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$состояние = $1;
} elsif ($ModelSim_run_do =~ m/(postlayout)/)
{
`mkdir QUESTA_POSTLAYOUT`;
открыть (ВЫХОДFILE”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$состояние = $1;
} Еще
{
напечатать «Неправильные входные данные, данные file\н”;
print «#Использование: perl questa_parser.pl presynth_run.do postynth_run.do postlayout_run.do
\"Расположение_библиотеки\"\n”;
}
foreach $line (@ModelSim_run_do)
{
#Общие операции
$line =~ s/..\/designer.*simulation\///g;
$line =~ s/$state/$state\_questa/g;
#распечататьFILE «$строка \n»;
if ($line =~ m/vmap\s+.*($actel_family)/)
{
распечататьFILE “vmap $actel_family ”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/компонент/..\/..\/компонент/г;
распечататьFILE «$строка \n»;
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
распечататьFILE «$строка \n»;
} Еще
{
распечататьFILE «$строка \n»;
}
}
приближатьсяFILE);
закрыть(ВЫХОДFILE);
} еще {
напечатайте «$ModelSim_run_do не существует. Перезапустите симуляцию еще раз \n”;
}
}
Настройка Siemens QuestaSim/Настройка ModelSim (Задать вопрос)
Run.do files, созданные Libero SoC для моделирования с использованием ModelSim Microsemi Editions, могут быть использованы для моделирования с использованием QuestaSim/ModelSim SE/DE/PE с одним изменением. В ModelSim ME/ModelSim Pro ME run.do file, необходимо изменить расположение предварительно скомпилированных библиотек.
Важный:
По умолчанию инструмент моделирования, отличный от ModelSim Pro ME, выполняет оптимизацию конструкции во время моделирования, что может повлиять на видимость артефактов моделирования, таких как объекты проектирования и входные стимулы.
Обычно это полезно для сокращения времени выполнения сложных симуляций за счет использования подробных тестовых стендов с самопроверкой. Однако оптимизации по умолчанию могут подходить не для всех моделей моделирования, особенно в тех случаях, когда вы планируете графически проверять результаты моделирования с помощью волнового окна.
Чтобы устранить проблемы, вызванные этой оптимизацией, необходимо добавить соответствующие команды и соответствующие аргументы во время моделирования, чтобы восстановить видимость проекта. Команды для конкретных инструментов см. в документации используемого симулятора.
5.1 Переменные среды (Задать вопрос)
Ниже приведены обязательные переменные среды.
- LM_LICENSE_FILE: должен включать путь к лицензии file.
- MODEL_TECH: должен указать путь к домашнему каталогу установки QuestaSim.
- PATH: должен указывать на местоположение исполняемого файла, указанное MODEL_TECH.
5.2 Конвертация run.do для Mentor QuestaSim (Задать вопрос)
Run.do fileСозданные Libero SoC для моделирования с использованием ModelSim Microsemi Editions можно использовать для моделирования с использованием QuestaSim/ModelSim_SE с одним изменением.
Важно: Все проекты, моделируемые с помощью QuestaSim, должны включать -novopt
опция вместе с командой vsim в скрипте run.do files.
5.3 Загрузите скомпилированную библиотеку (Задать вопрос)
Загрузите библиотеки для Mentor Graphics QuestaSim с сайта Microsemi. webсайт.
Настройка Synopsys VCS (Задать вопрос)
Поток, рекомендованный Microsemi, основан на потоках разработки и компиляции в VCS. Этот документ включает в себя сценарий file который использует сценарий run.do fileгенерируется Libero SoC и генерирует настройку fileЭто необходимо для моделирования VCS. Сценарий file использует run.do file чтобы сделать следующее.
- Создание сопоставления библиотеки file, что делается с помощью файла synopsys_sim.setup file находится в том же каталоге, где выполняется моделирование VCS.
- Создать сценарий оболочки file разработать и скомпилировать ваш дизайн с помощью VCS.
6.1 Переменные среды (Задать вопрос)
Установите соответствующие переменные среды для VCS в зависимости от ваших настроек. Переменные среды, необходимые в соответствии с документацией VCS:
- LM_LICENSE_FILE: должен включать указатель на сервер лицензий.
- VCS_HOME: должен указывать на домашний каталог установки VCS.
- PATH: должен включать указатель на каталог bin ниже каталога VCS_HOME.
6.2 Загрузите скомпилированную библиотеку (Задать вопрос)
Загрузите библиотеки для Synopsys VCS с сайта Microsemi. webсайт.
6.3 Сценарий моделирования VCS File (Задать вопрос)
После настройки VCS и создания проекта и различных файлов run.do files от Libero SoC, вам необходимо:
- Создайте сопоставление библиотеки file synopsys_sim.setup; этот file содержит указатели на расположение всех библиотек, которые будут использоваться в проекте.
Важно: file имя не должно меняться и должно находиться в том же каталоге, где выполняется моделирование. Вот бывшийampле за такое file для моделирования предсинтеза.
РАБОТА > ЭФАУЛЬТ
SmartFusion2 :
пресинт : ./пресинт
ПО УМОЛЧАНИЮ: ./работа - Разработать другой дизайн files, включая тестовый стенд, с помощью команды vlogan в VCS. Эти команды могут быть включены в сценарий оболочки. file. Далее бывшийampФайл команд, которые необходимы для разработки проекта, определенного в rtl.v, с его тестовым стендом, определенным в
testbench.v.
vlogan +v2k -work presynth rtl.v
vlogan +v2k -work presynth testbench.v - Скомпилируйте проект с помощью VCS, используя следующую команду.
vcs –sim_res=1fs presynth.testbench
Обратите внимание Для корректной функциональной симуляции временное разрешение моделирования должно быть установлено равным 1fs. - После компиляции проекта запустите моделирование с помощью следующей команды.
./симв - Для моделирования с обратной аннотацией команда VCS должна быть такой, как показано в следующем кодовом блоке.
vcs postlayout.testbench –sim_res=1fs –sdf max:.<экземпляр DUT
имя>:<sdf file путь> –gui –l postlayout.log
6.4 Ограничения/Исключения (Задать вопрос)
Ниже приведены ограничения/исключения настройки Synopsys VCS.
- Моделирование VCS можно запускать только для проектов Verilog Libero SoC. Симулятор VCS имеет строгие требования к языку VHDL, которым не соответствует автоматически создаваемый VHDL Libero SoC. files.
- У вас должен быть оператор $finish в тестовом стенде Verilog, чтобы остановить симуляцию в любой момент.
Важно: Когда симуляции запускаются в графическом режиме, время выполнения можно указать в графическом интерфейсе.
6.5 Сample Tcl и сценарий оболочки Fileс (Задать вопрос)
Следующий Perl автоматизирует создание файла synopsys_sim.setup. file а также соответствующий сценарий оболочки fileЭто необходимо для разработки, компиляции и моделирования проекта.
Если в проекте используется MSS, скопируйте test.vec. file находится в папке моделирования проекта Libero SoC в папке моделирования VCS. Следующие разделы содержатampле run.do fileсгенерированные Libero SoC, включая соответствующее сопоставление библиотеки и сценарий оболочки. fileЭто необходимо для моделирования VCS.
6.5.1 Предварительный синтез (Задать вопрос)
Presynth_run.do
спокойно установите ACTELLIBNAME SmartFusion2
спокойно установите PROJECT_DIR «/sqa/users/me/VCS_Tests/Test_DFF»
если {[file существует presynth/_info]} {
echo «ИНФОРМАЦИЯ: библиотека моделирования presynth уже существует»
} еще {
vlib пресинт
}
vmap пресинт пресинт
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth «${PROJECT_DIR}/comComponent/work/SD1/SD1.v»
влог «+incdir+${PROJECT_DIR}/стимул» - рабочий синтезатор «${PROJECT_DIR}/стимул/SD1_TB1.v»
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
добавить волну /SD1_TB1/*
добавить журнал -r /*
запустить 1000 нс
presynth_main.csh
#!/bin/csh -f
установите PROJECT_DIR = «/sqa/users/Me/VCS_Tests/Test_DFF»
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth «${PROJECT_DIR}/comComponent/
работа/SD1/SD1.v»
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k «+incdir+${PROJECT_DIR}/стимуляция» -work
presynth "${PROJECT_DIR}/стимуляция/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
РАБОТА > ПО УМОЛЧАНИЮ
SmartFusion2 : /VCS/SmartFusion2
пресинт : ./пресинт
ПО УМОЛЧАНИЮ: ./работа
6.5.2 Постсинтез (Задать вопрос)
Postsynth_run.do
спокойно установите ACTELLIBNAME SmartFusion2
спокойно установите PROJECT_DIR «/sqa/users/Me/VCS_Tests/Test_DFF»
если {[file существует postsynth/_info]} {
echo «ИНФОРМАЦИЯ: библиотека моделирования PostSynth уже существует»
} еще {
vlib постсинт
}
vmap постсинт постсинт
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
СмартФьюжн2”
vlog -work postynth «${PROJECT_DIR}/synthesis/SD1.v»
влог «+incdir+${PROJECT_DIR}/стимул» - рабочий постсинт «${PROJECT_DIR}/стимул/SD1_TB1.v»
vsim -L SmartFusion2 -L PostSynth -t 1fs PostSynth.SD1_TB1
добавить волну /SD1_TB1/*
добавить журнал -r /*
запустить 1000 нс
журнал SD1_TB1/*
Выход
Postsynth_main.csh
#!/bin/csh -f
установите PROJECT_DIR = «/sqa/users/Me/VCS_Tests/Test_DFF»
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work Postsynth “${PROJECT_DIR}/synthesis/
SD1.v»
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k «+incdir+${PROJECT_DIR}/стимуляция» -work
постсинт «${PROJECT_DIR}/стимуляция/SD1_TB1.v»
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
РАБОТА > ПО УМОЛЧАНИЮ
SmartFusion2 : /VCS/SmartFusion2
постсинт : ./постсинт
ПО УМОЛЧАНИЮ: ./работа
6.5.3 Пост-макет (Задать вопрос)
postlayout_run.do
спокойно установите ACTELLIBNAME SmartFusion2
спокойно установите PROJECT_DIR «E:/ModelSim_Work/Test_DFF»
если {[file существует ../designer/SD1/simulation/postlayout/_info]} {
echo «ИНФОРМАЦИЯ: библиотека моделирования ../designer/SD1/simulation/postlayout уже существует»
} еще {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
СмартФьюжн2”
vlog - рабочий макет поста «${PROJECT_DIR}/designer/SD1/SD1_ba.v»
влог «+incdir+${PROJECT_DIR}/стимул» - рабочий постмакет «${PROJECT_DIR}/стимул/SD1_TB1.v»
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
добавить волну /SD1_TB1/*
добавить журнал -r /*
запустить 1000 нс
Postlayout_main.csh
#!/bin/csh -f
установите PROJECT_DIR = «/VCS_Tests/Test_DFF»
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout «${PROJECT_DIR}/
дизайнер/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k «+incdir+${PROJECT_DIR}/стимуляция» -work
постмакет «${PROJECT_DIR}/стимуляция/SD1_TB1.v»
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
РАБОТА > ПО УМОЛЧАНИЮ
SmartFusion2 : /VCS/SmartFusion2
постлейаут : ./postlayout
ПО УМОЛЧАНИЮ: ./workVCS
6.6 Автоматизация (Задать вопрос)
Этот поток можно автоматизировать с помощью следующего сценария Perl. file для преобразования ModelSim run.do files в сценарий оболочки, совместимый с VCS files, создайте соответствующие каталоги внутри каталога моделирования Libero SoC, а затем запустите моделирование.
Запустить скрипт file используя следующий синтаксис.
perl vcs_parse.pl presynth_run.do Postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
################################################ ###########################
#
#Использование: perl vcs_parse.pl presynth_run.do Postsynth_run.do postlayout_run.do
#
################################################ ############################
мой ($presynth, $postsynth, $postlayout) = @ARGV;
if(system("mkdir VCS_Presynth")) {print "mkdir error:\n";}
if(system("mkdir VCS_Postsynth")) {print "mkdir error:\n";}
if(system("mkdir VCS_Postlayout")) {print "mkdir error:\n";}
chdir (VCS_Presynth);
`cp ../$ARGV[0].` ;
&parse_do($presynth,presynth»);
чдир («../»);
chdir (VCS_Postsynth);
`cp ../$ARGV[1].` ;
&parse_do($postsynth,postsynth»);
чдир («../»);
chdir (VCS_Postlayout);
`cp ../$ARGV[2].` ;
&parse_do($postlayout,postlayout»);
чдир («../»);
суб parse_do {
мой $vlog = «/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k»;
мой %LIB = ();
мои $file = $_[0] ;
мое $state = $_[1];
открыть вFILE"$file») || умереть «Не могу открыть File Причина может быть: $!»;
if ($state eq «presynth»)
{
open(OUT1»,>presynth_main.csh») || die «Не могу создать команду File Причина может быть: $!»;
}
elsif ($state eq «postsynth»)
{
open(OUT1»,>postsynth_main.csh») || die «Не могу создать команду File Причина может быть: $!»;
}
elsif ($state eq «postlayout»)
{
open(OUT1»,>postlayout_main.csh») || die «Не могу создать команду File Причина может быть: $!»;
}
еще
{
print «Состояние моделирования отсутствует \n» ;
}
open(OUT2»,>synopsys_sim.setup») || die «Не могу создать команду File Причина может быть: $!»;
# .csh file
напечатайте OUT1 «#!/bin/csh -f\n\n\n» ;
#НАСТРАИВАТЬ FILE
распечатать OUT2 «РАБОТА > ПО УМОЛЧАНИЮ\n» ;
напечатайте OUT2 «SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n» ;
в то время как ($line = <INFILE>)
{
Настройка Synopsys VCS
if ($line =~ m/тихо установите PROJECT_DIR\s+\”(.*?)\”/)
{
напечатайте OUT1 «set PROJECT_DIR = \"$1\"\n\n\n" ;
}
elsif ( $line =~ m/vlog.*\.v\”/ )
{
if ($line =~ m/\s+(\w*?)\_LIB/)
{
#print “\$1 =$1 \n”;
$temp = «$1″._LIB»;
#print “Temp = $temp \n”;
$LIB{$temp}++;
}
chomp($line);
$line =~ s/^vlog/$vlog/ ;
$line =~ s/ //g;
напечатайте OUT1 «$line\n»;
}
elsif ( ($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*postlayout\.(.*)/) )
{
$ТБ = $1;
$tb =~ s/ //g;
чамп ($ ТБ);
#print «Имя ТБ: $tb \n»;
if ( $line =~ m/sdf(.*)\.sdf/)
{
chomp($line);
$строка = $1;
#print «LINE: $line \n»;
если ($line =~ м/макс/)
{
$line =~ s/max \/// ;
$line =~ s/=/:/;
напечатайте OUT1 «\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($line =~ м/мин/)
{
$line =~ с/мин \/// ;
$line =~ s/=/:/;
напечатайте OUT1 «\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($line =~ m/typ/)
{
$line =~ s/typ \/// ;
$line =~ s/=/:/;
напечатайте OUT1 «\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
тип:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — формат ModelSim SDF
#$sdf = «-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf»; -ВКС
Формат SDF
}
}
}
печать
ВЫХ1 «\n\n»
;
if
( $state eq «presynth»
)
{
печать
OUT2 «пресинт.
: ./presynth\n”
;
печать
OUT1 "/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
компиляция.log\n”
;
}
elsif
( $state eq «postsynth»
)
{
печать
OUT2 «постсинт.
: ./postsynth\n”
;
печать
OUT1 "/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postynth.$tb -l
компиляция.log\n”
;
}
elsif
( $state eq «postlayout»
)
{
напечатайте OUT2 «postlayout: ./postlayout\n»;
}
еще
{
print «Состояние моделирования отсутствует \n» ;
}
foreach $i (ключи %LIB)
{
#print «Ключ: $i Значение: $LIB{$i} \n»;
напечатайте OUT2 «$i : ./$i\n» ;
}
напечатайте OUT1 «\n\n» ;
напечатайте OUT1 «./simv -l run.log\n» ;
напечатайте OUT2 «DEFAULT : ./work\n» ;
приближатьсяFILE;
закрыть ВЫХОД1;
закрыть ВЫХОД2;
}
Лист регистраций изменений (Микрочип Вход
История изменений описывает изменения, которые были реализованы в документе. Перемены
перечислены по версиям, начиная с самой последней публикации.
| Пересмотр | Дата | Описание |
| A | 12/2023 | В данную редакцию внесены следующие изменения: • Документ преобразован в шаблон Microchip. Первоначальная редакция. • Обновлен раздел 5. Настройка Siemens QuestaSim/Настройка ModelSim, в который включено новое примечание, объясняющее влияние на видимость во время моделирования и оптимизации. |
Поддержка микросхемы ПЛИС
Группа продуктов Microchip FPGA поддерживает свои продукты различными службами поддержки, включая службу поддержки клиентов, центр технической поддержки клиентов, webсайт и офисы продаж по всему миру.
Клиентам рекомендуется посетить онлайн-ресурсы Microchip, прежде чем обращаться в службу поддержки, поскольку весьма вероятно, что на их вопросы уже есть ответы.
Обратитесь в Центр технической поддержки через webсайт на www.microchip.com/support. Укажите номер детали устройства FPGA, выберите соответствующую категорию корпуса и загрузите проект. files при создании обращения в техподдержку.
Обратитесь в службу поддержки клиентов за нетехнической поддержкой продукта, такой как цены продукта, обновления продукта, информация об обновлении, статус заказа и авторизация.
- Из Северной Америки звоните по телефону 800.262.1060
- Из других стран звоните по телефону 650.318.4460
- Факс, из любой точки мира, 650.318.8044
Информация о микросхеме
Микрочип Webсайт
Microchip предоставляет онлайн-поддержку через наш webсайт на www.microchip.com/. Этот webсайт используется для создания files и информация легко доступна для клиентов. Некоторые из доступных материалов включают:
- Поддержка продукта — листы данных и опечатки, примечания по применению иampпрограммы le, ресурсы по проектированию, руководства пользователя и документы по поддержке оборудования, последние версии программного обеспечения и архивное программное обеспечение
- Общая техническая поддержка — часто задаваемые вопросы (FAQ), запросы на техническую поддержку, онлайн-дискуссионные группы, список участников партнерской программы разработки Microchip.
- Бизнес Microchip — руководства по выбору продуктов и заказу, последние пресс-релизы Microchip, список семинаров и мероприятий, списки офисов продаж Microchip, дистрибьюторов и заводских представителей.
Служба уведомления об изменении продукта
Служба уведомлений об изменениях продуктов Microchip помогает держать клиентов в курсе продуктов Microchip. Подписчики будут получать уведомления по электронной почте о любых изменениях, обновлениях, исправлениях или ошибках, связанных с определенным семейством продуктов или интересующим его инструментом разработки.
Для регистрации перейдите по ссылке www.microchip.com/pcn и следуйте инструкциям по регистрации.
Поддержка клиентов
Пользователи продукции Microchip могут получить помощь по нескольким каналам:
- Дистрибьютор или представитель
- Местный офис продаж
- Инженер по встраиваемым решениям (ESE)
- Техническая поддержка
Клиенты должны обратиться за поддержкой к своему дистрибьютору, представителю или ESE. Местные офисы продаж также доступны для помощи клиентам. Список офисов продаж и местоположений включен в этот документ.
Техническая поддержка доступна через webсайт по адресу: www.microchip.com/support
Функция защиты кода устройств Microchip
Обратите внимание на следующие сведения о функции защиты кода на продуктах Microchip:
- Продукция Microchip соответствует спецификациям, содержащимся в соответствующем паспорте Microchip.
- Компания Microchip уверена, что ее семейство продуктов безопасно при использовании по назначению, в соответствии с эксплуатационными спецификациями и в нормальных условиях.
- Microchip ценит и активно защищает свои права на интеллектуальную собственность. Попытки нарушить функции защиты кода продукта Microchip строго запрещены и могут нарушать Закон об авторском праве в цифровую эпоху.
- Ни Microchip, ни какой-либо другой производитель полупроводников не может гарантировать безопасность своего кода. Защита кода не означает, что мы гарантируем, что продукт «небьется».
Защита кода постоянно развивается. Microchip стремится постоянно улучшать функции защиты кода в наших продуктах.
Правовое уведомление
Эта публикация и содержащаяся в ней информация могут использоваться только с продуктами Microchip, в том числе для разработки, тестирования и интеграции продуктов Microchip с вашим приложением. Использование этой информации каким-либо иным образом нарушает настоящие условия. Информация о приложениях для устройств предоставляется только для вашего удобства и может быть заменена обновлениями. Вы несете ответственность за то, чтобы ваше приложение соответствовало вашим спецификациям. Обратитесь в местный офис продаж Microchip за дополнительной поддержкой или получите дополнительную поддержку по адресу www.microchip.com/en-us/support/design-help/client-support-services.
ЭТА ИНФОРМАЦИЯ ПРЕДОСТАВЛЯЕТСЯ КОМПАНИЕЙ MICROCHIP «КАК ЕСТЬ». MICROCHIP НЕ ДЕЛАЕТ НИКАКИХ ЗАЯВЛЕНИЙ ИЛИ ГАРАНТИЙ ЛЮБОГО РОДА, ЯВНЫХ ИЛИ ПОДРАЗУМЕВАЕМЫХ, ПИСЬМЕННЫХ ИЛИ УСТНЫХ, УСТАНОВЛЕННЫХ ЗАКОНОМ ИЛИ ИНЫХ, ОТНОСЯЩИХСЯ К ИНФОРМАЦИИ, ВКЛЮЧАЯ, НО НЕ ОГРАНИЧИВАЯСЬ, ЛЮБЫЕ ПОДРАЗУМЕВАЕМЫЕ ГАРАНТИИ НЕНАРУШЕНИЯ ПРАВ, ТОВАРНОЙ ПРИГОДНОСТИ И ПРИГОДНОСТИ ДЛЯ КОНКРЕТНОЙ ЦЕЛИ ИЛИ ГАРАНТИИ, СВЯЗАННЫЕ С ЕЕ СОСТОЯНИЕМ, КАЧЕСТВОМ ИЛИ ПРОИЗВОДИТЕЛЬНОСТЬЮ.
НИ ПРИ КАКИХ ОБСТОЯТЕЛЬСТВАХ MICROCHIP НЕ БУДЕТ НЕСТИ ОТВЕТСТВЕННОСТИ ЗА ЛЮБЫЕ КОСВЕННЫЕ, СПЕЦИАЛЬНЫЕ, ШТРАФНЫЕ, СЛУЧАЙНЫЕ ИЛИ КОСВЕННЫЕ ПОТЕРИ, УЩЕРБ, ИЗДЕРЖКИ ИЛИ РАСХОДЫ ЛЮБОГО РОДА, СВЯЗАННЫЕ С ИНФОРМАЦИЕЙ ИЛИ ЕЕ ИСПОЛЬЗОВАНИЕМ, КАКИМ БЫ ТО НИ БЫЛО ПРИЧИНОЙ, ДАЖЕ ЕСЛИ MICROCHIP БЫЛ УВЕДОМЛЕН О ВОЗМОЖНОСТИ ИЛИ УЩЕРБ МОЖНО ПРЕДВИДЕТЬ. В МАКСИМАЛЬНОМ ОБЪЕМЕ, РАЗРЕШЕННОМ ЗАКОНОМ, ОБЩАЯ ОТВЕТСТВЕННОСТЬ MICROCHIP ПО ВСЕМ ПРЕТЕНЗИЯМ, КАКИМ-ЛИБО ОБРАЗОМ СВЯЗАННЫМ С ИНФОРМАЦИЕЙ ИЛИ ЕЕ ИСПОЛЬЗОВАНИЕМ, НЕ БУДЕТ ПРЕВЫШАТЬ СУММУ ПЛАТЕЖЕЙ, ЕСЛИ ТАКИЕ БЫЛИ, КОТОРЫЕ ВЫ ЗАПЛАТИЛИ НАПРЯМУЮ MICROCHIP ЗА ИНФОРМАЦИЮ.
Использование устройств Microchip в системах жизнеобеспечения и/или безопасности полностью на риск покупателя, и покупатель соглашается защищать, возмещать убытки и ограждать Microchip от любых убытков, претензий, исков или расходов, возникающих в результате такого использования. Никакие лицензии не передаются, подразумеваемые или иным образом, в соответствии с любыми правами интеллектуальной собственности Microchip, если не указано иное.
Торговые марки
Название и логотип Microchip, логотип Microchip, Adaptec, AVR, логотип AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, логотип Microsemi, MOST, логотип MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, логотип PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, логотип SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron и XMEGA являются зарегистрированными торговыми марками Microchip Technology Incorporated в США и других странах.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, логотип ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime и ZL являются зарегистрированными товарными знаками Microchip Technology Incorporated в США.
Подавление соседних ключей, AKS, Аналоговая для цифровой эпохи, Любой конденсатор, AnyIn, AnyOut, Расширенное переключение, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, динамическое сопоставление средних значений , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, внутрисхемное последовательное программирование, ICSP, INICnet, интеллектуальное распараллеливание, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, сертифицированный логотип MPLAB, MPLIB, MPLINK, MultiTRAK, NetDetach, всезнающая генерация кода, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect и ZENA являются торговыми марками Microchip Technology Incorporated.
в США и других странах.
SQTP — знак обслуживания Microchip Technology Incorporated в США.
Логотип Adaptec, Frequency on Demand, Silicon Storage Technology и Symmcom являются зарегистрированными товарными знаками Microchip Technology Inc. в других странах.
GestIC является зарегистрированной торговой маркой Microchip Technology Germany II GmbH & Co. KG, дочерней компании Microchip Technology Inc., в других странах.
Все остальные товарные знаки, упомянутые здесь, являются собственностью соответствующих компаний.
© 2023, Microchip Technology Incorporated и ее дочерние компании. Все права защищены.
ISBN: 978-1-6683-3694-6
Система управления качеством
Информацию о системах управления качеством Microchip можно найти на сайте www.microchip.com/качество.
| АМЕРИКА | АЗИАТСКО-ТИХООКЕАНСКИЙ РЕГИОН | АЗИАТСКО-ТИХООКЕАНСКИЙ РЕГИОН | ЕВРОПА |
| Корпоративный офис 2355 бульвар Вест Чендлер. Чандлер, AZ 85224-6199 Тел: 480-792-7200 Факс: 480-792-7277 Техническая поддержка: www.microchip.com/support Web Адрес: www.microchip.com Атланта Дулут, Джорджия Тел: 678-957-9614 Факс: 678-957-1455 Остин, Техас Тел: 512-257-3370 Бостон Уэстборо, Массачусетс Тел: 774-760-0087 Факс: 774-760-0088 Чикаго Итаска, Иллинойс Тел: 630-285-0071 Факс: 630-285-0075 Даллас Addison, TX Тел: 972-818-7423 Факс: 972-818-2924 Детройт Нови, Мичиган Тел: 248-848-4000 Хьюстон, Техас Тел: 281-894-5983 Индианаполис Ноблсвилл, Индиана Тел: 317-773-8323 Факс: 317-773-5453 Тел: 317-536-2380 Лос-Анджелес Мишн Вьехо, Калифорния Тел: 949-462-9523 Факс: 949-462-9608 Тел: 951-273-7800 Роли, Северная Каролина Тел: 919-844-7510 Нью-Йорк, Нью-Йорк Тел: 631-435-6000 Сан-Хосе, Калифорния Тел: 408-735-9110 Тел: 408-436-4270 Канада – Торонто Тел: 905-695-1980 Факс: 905-695-2078 |
Австралия – Сидней Тел: 61-2-9868-6733 Китай – Пекин Тел: 86-10-8569-7000 Китай – Чэнду Тел: 86-28-8665-5511 Китай – Чунцин Тел: 86-23-8980-9588 Китай – Дунгуань Тел: 86-769-8702-9880 Китай – Гуанчжоу Тел: 86-20-8755-8029 Китай – Ханчжоу Тел: 86-571-8792-8115 Китай – САР Гонконг Тел: 852-2943-5100 Китай – Нанкин Тел: 86-25-8473-2460 Китай – Циндао Тел: 86-532-8502-7355 Китай – Шанхай Тел: 86-21-3326-8000 Китай – Шэньян Тел: 86-24-2334-2829 Китай – Шэньчжэнь Тел: 86-755-8864-2200 Китай – Сучжоу Тел: 86-186-6233-1526 Китай – Ухань Тел: 86-27-5980-5300 Китай – Сиань Тел: 86-29-8833-7252 Китай – Сямэнь Тел: 86-592-2388138 Китай – Чжухай Тел: 86-756-3210040 |
Индия – Бангалор Тел: 91-80-3090-4444 Индия – Нью-Дели Тел: 91-11-4160-8631 Индия - Пуна Тел: 91-20-4121-0141 Япония – Осака Тел: 81-6-6152-7160 Япония – Токио Тел.: 81-3-6880-3770 Корея – Тэгу Тел: 82-53-744-4301 Корея – Сеул Тел: 82-2-554-7200 Малайзия – Куала-Лумпур Тел: 60-3-7651-7906 Малайзия – Пенанг Тел: 60-4-227-8870 Филиппины – Манила Тел: 63-2-634-9065 Сингапур Тел: 65-6334-8870 Тайвань – Синь Чу Тел: 886-3-577-8366 Тайвань – Гаосюн Тел: 886-7-213-7830 Тайвань – Тайбэй Тел: 886-2-2508-8600 Таиланд – Бангкок Тел: 66-2-694-1351 Вьетнам – Хошимин Тел: 84-28-5448-2100 |
Австрия – Вельс Тел: 43-7242-2244-39 Факс: 43-7242-2244-393 Дания – Копенгаген Тел: 45-4485-5910 Факс: 45-4485-2829 Финляндия – Эспоо Тел: 358-9-4520-820 Франция – Париж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германия – Гархинг Тел: 49-8931-9700 Германия – Хан Тел: 49-2129-3766400 Германия – Хайльбронн Тел: 49-7131-72400 Германия – Карлсруэ Тел: 49-721-625370 Германия – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германия – Розенхайм Тел: 49-8031-354-560 Израиль – Раанана Тел: 972-9-744-7705 Италия – Милан Тел: 39-0331-742611 Факс: 39-0331-466781 Италия – Падуя Тел: 39-049-7625286 Нидерланды – Друнен Тел: 31-416-690399 Факс: 31-416-690340 Норвегия – Тронхейм Тел: 47-72884388 Польша – Варшава Тел: 48-22-3325737 Румыния – Бухарест Tel: 40-21-407-87-50 Испания - Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швеция – Гетеборг Tel: 46-31-704-60-40 Швеция – Стокгольм Тел: 46-8-5090-4654 Великобритания – Вокингем Тел: 44-118-921-5800 Факс: 44-118-921-5820 |
© 2023 Microchip Technology Inc. и ее дочерние компании
ДС50003627А –
Документы/Ресурсы
 |
Программное обеспечение библиотеки моделирования MICROCHIP Libero SoC [pdf] Руководство пользователя DS50003627A, Программное обеспечение библиотеки моделирования SoC Libero, Программное обеспечение библиотеки моделирования SoC, Программное обеспечение библиотеки моделирования, Библиотечное программное обеспечение, Программное обеспечение |
