Руководство пользователя по пользовательскому потоку семейства ПЛИС PolarFire
Libero SoC v2024.2
Введение (Задать вопрос)
Программное обеспечение Libero System-on-Chip (SoC) обеспечивает полностью интегрированную среду проектирования Field Programmable Gate Array (FPGA). Однако некоторые пользователи могут захотеть использовать сторонние инструменты синтеза и моделирования вне среды Libero SoC. Теперь Libero можно интегрировать в среду проектирования FPGA. Рекомендуется использовать Libero SoC для управления всем процессом проектирования FPGA.
В этом руководстве пользователя описывается Custom Flow для устройств PolarFire и PolarFire SoC Family, процесс интеграции Libero как части более крупного потока проектирования FPGA. Поддерживаемые семейства устройств® В следующей таблице перечислены семейства устройств, которые поддерживает Libero SoC. Однако некоторая информация в этом руководстве может применяться только к определенному семейству устройств. В этом случае такая информация четко определена.
Таблица 1. Семейства устройств, поддерживаемые Libero SoC
| Семейство устройств | Описание |
| ПоларФайр® | ПЛИС PolarFire обеспечивают самое низкое в отрасли энергопотребление при средней плотности и исключительную безопасность и надежность. |
| SoC PolarFire | PolarFire SoC — это первая SoC FPGA с детерминированным, когерентным кластером ЦП RISC-V и детерминированной подсистемой памяти L2, поддерживающей Linux® и приложения реального времени. |
Надview (Задать вопрос)
Хотя Libero SoC предоставляет полностью интегрированную среду сквозного проектирования для разработки проектов SoC и FPGA, он также обеспечивает гибкость для запуска синтеза и моделирования с помощью сторонних инструментов за пределами среды Libero SoC. Однако некоторые этапы проектирования должны оставаться в среде Libero SoC.
В следующей таблице перечислены основные этапы процесса проектирования ПЛИС и указаны этапы, для которых необходимо использовать Libero SoC.
Таблица 1-1. Поток проектирования ПЛИС
| Шаг потока проектирования | Обязательно использовать Либеро | Описание |
| Проектная запись: HDL | Нет | При желании используйте сторонний редактор/инструмент проверки HDL вне Libero® SoC. |
| Проектирование: Конфигураторы | Да | Создание первого проекта Libero для генерации основных компонентов каталога IP. |
| Автоматическая генерация ограничений PDC/SDC | Нет | Для производных ограничений нужны все HDL files и утилиту derive_constraints при выполнении за пределами Libero SoC, как описано в Приложении C — Вывод ограничений. |
| Моделирование | Нет | При желании используйте сторонний инструмент вне Libero SoC. Требуется загрузка предварительно скомпилированных библиотек моделирования для целевого устройства, целевого симулятора и целевой версии Libero, используемой для реализации бэкэнда. |
| Синтез | Нет | При желании используйте сторонний инструмент вне Libero SoC. |
| Реализация проекта: управление ограничениями, составление списка соединений, размещение и маршрутизация (см. болееview) | Да | Создать второй проект Libero для реализации бэкэнда. |
| Проверка времени и мощности | Да | Остаться во втором проекте Либеро. |
| Конфигурация данных инициализации проекта и памяти | Да | Используйте этот инструмент для управления различными типами памяти и инициализации дизайна в устройстве. Оставайтесь во втором проекте. |
| Программирование File Поколение | Да | Оставайтесь во втором проекте. |
Важно: Вы необходимо загрузить предварительно скомпилированные библиотеки, доступные на Предварительно скомпилированные библиотеки моделирования страницу для использования стороннего симулятора.
В чистом потоке Fabric FPGA введите свой проект с помощью HDL или схемы ввода и передайте его напрямую
к инструментам синтеза. Поток все еще поддерживается. PolarFire и PolarFire SoC FPGA имеют значительные
фирменные жесткие IP-блоки, требующие использования конфигурационных ядер (SgCores) из Libero SoC IP
каталог. Специальная обработка требуется для любых блоков, которые содержат функциональность SoC:
- Поларфайр
– ПФ_УПРОМ
– PF_SYSTEM_SERVICES
– ПФ_ККК
– ПФ CLK ДИВ
– ПФ_КРИПТО
– ПФ_ДРИ
– PF_INIT_MONITOR
– ПФ_НГМУКС
– ПФ_ОСЦ
– Оперативная память (TPSRAM, DPSRAM, URAM)
– PF_SRAM_AHBL_AXI
– PF_XCVR_ERM
– PF_XCVR_REF_CLK
– ПФ_TX_ПЛЛ
– ПФ_ПКИЕ
– ПФ_ИО
– PF_IOD_CDR
– PF_IOD_CDR_CCC
– PF_IOD_GENERIC_RX
– PF_IOD_GENERIC_TX
– PF_IOD_GENERIC_TX_CCC
– ПФ_РГМII_ТО_ГМII
– PF_IOD_OCTAL_DDR
– ПФ_ДДР3
– ПФ_ДДР4
– ПФ_ЛПДДР3
– ПФ_КДР
– PF_CORESMARTBERT
– ПФ_ТAMPER
– PF_TVS и т. д.
Помимо перечисленных выше SgCores, в каталоге Libero SoC доступно множество программных IP DirectCore для семейств устройств PolarFire и PolarFire SoC, которые используют ресурсы структуры FPGA.
Для записи проекта, если вы используете любой из предыдущих компонентов, вы должны использовать Libero SoC для части записи проекта (конфигурация компонента), но вы можете продолжить остальную часть записи проекта (запись HDL и т. д.) вне Libero. Чтобы управлять потоком проектирования FPGA вне Libero, следуйте шагам, приведенным в остальной части этого руководства.
1.1 Жизненный цикл компонента (Задать вопрос)
Следующие шаги описывают жизненный цикл компонента SoC и содержат инструкции по обработке данных.
- Сгенерируйте компонент с помощью его конфигуратора в Libero SoC. Это сгенерирует следующие типы данных:
– ЛПВП files
– Память files
– Стимул и моделирование files
– Компонент SDC file - Для ЛПВП files, создайте их экземпляры и интегрируйте в остальную часть проекта HDL, используя внешний инструмент/процесс ввода проекта.
- Память питания files и стимул fileк вашему инструменту моделирования.
- Компонент поставки SDC file для инструмента Derive Constraint для генерации ограничений. Подробнее см. Приложение C — Derive Constraint.
- Вам необходимо создать второй проект Libero, в который вы импортируете список соединений после синтеза и метаданные вашего компонента, тем самым завершая связь между тем, что вы сгенерировали, и тем, что вы программируете.
1.2 Создание проекта Libero SoC (Задать вопрос)
Некоторые этапы проектирования должны быть запущены внутри среды Libero SoC (таблица 1-1). Для запуска этих этапов необходимо создать два проекта Libero SoC. Первый проект используется для конфигурации и генерации компонентов проектирования, а второй проект — для физической реализации дизайна верхнего уровня.
1.3 Пользовательский поток (Задать вопрос)
На следующем рисунке показано:
- Libero SoC может быть интегрирована как часть более крупного процесса проектирования ПЛИС с использованием сторонних инструментов синтеза и моделирования за пределами среды Libero SoC.
- В процесс вовлечены различные этапы, начиная от создания дизайна и вышивки и заканчивая программированием устройства.
- Обмен данными (входными и выходными), который должен происходить на каждом этапе проектирования.
Кончик:
- SNVM.cfg, UPROM.cfg
- *.мем file генерация для моделирования: pa4rtupromgen.exe принимает UPROM.cfg в качестве входных данных и генерирует UPROM.mem.
Ниже приведены шаги в пользовательском потоке:
- Конфигурация и генерация компонентов:
а) Создайте первый проект Libero (который будет служить эталонным проектом).
б. Выберите Core из каталога. Дважды щелкните по ядру, чтобы дать ему имя компонента и настроить компонент.
Это автоматически экспортирует данные компонентов и files. Также генерируется Component Manifests. Подробности см. в Component Manifests. Более подробную информацию см. в Component Configuration. - Завершите свой RTL-дизайн за пределами Libero:
а) Создать экземпляр компонента HDL files.
б) Расположение ЛПВП files указан в манифестах компонентов files. - Сгенерируйте ограничения SDC для компонентов. Используйте утилиту Derive Constraints для генерации временных ограничений file(SDC) на основе:
а) Компонент ЛПВП files
б) Компонент SDC files
c. Пользователь HDL files
Более подробную информацию см. в Приложении C — Вывод ограничений. - Инструмент синтеза/инструмент моделирования:
а. Получите ЛПВП fileс, стимул files, а также данные о компонентах из конкретных мест, указанных в Манифестах компонентов.
б) Синтезируйте и моделируйте проект с помощью сторонних инструментов за пределами Libero SoC. - Создайте свой второй (реализационный) проект Libero.
- Удалите синтез из цепочки инструментов потока проектирования (Проект > Настройки проекта > Поток проектирования > снимите флажок Включить синтез).
- Импорт исходного дизайна files (список соединений *.vm после синтеза из инструмента синтеза):
– Импорт списка соединений после синтеза *.vm (File>Импорт> Синтезированный список соединений Verilog (VM)).
– Метаданные компонента *.cfg files для uPROM и/или sNVM. - Импортируйте любой компонент блока Libero SoC fileс. Блок files должен быть в *.cxz file формат.
Для получения дополнительной информации о том, как создать блок, см. Руководство пользователя PolarFire Block Flow. - Импортируйте ограничения проекта:
– Импорт ограничений ввода-вывода files (Диспетчер ограничений > Атрибуты ввода-вывода > Импорт).
– Импорт планировки этажей *.pdc files (Менеджер ограничений > Планировщик этажей > Импорт).
– Импорт ограничения по времени *.sdc files (Диспетчер ограничений > Сроки > Импорт). Импорт SDC file сгенерировано с помощью инструмента Derive Constraint.
– Импорт ограничения *.ndc files (Диспетчер ограничений > Атрибуты списка цепей > Импорт), если таковые имеются. - Ограничение file и инструмент ассоциации
– В диспетчере ограничений свяжите *.pdc files для размещения и маршрутизации, *.sdc files для проверки места, маршрута и времени, а также *.ndc files для компиляции списка соединений. - Полная реализация проекта
– Размещение и маршрутизация, проверка синхронизации и мощности, настройка инициализационных данных и памяти проекта, а также программирование file поколение. - Подтвердить дизайн
– Проверьте проект на ПЛИС и при необходимости отладьте его с помощью инструментов проектирования, входящих в комплект проектирования Libero SoC.
Конфигурация компонента (Задать вопрос)
Первым шагом в пользовательском потоке является настройка ваших компонентов с использованием эталонного проекта Libero (также называемого первым проектом Libero в Таблице 1-1). На последующих шагах вы используете данные из этого эталонного проекта.
Если вы используете какие-либо компоненты, перечисленные ранее, в разделе «Оверхед»view в своем проекте выполните действия, описанные в этом разделе.
Если вы не используете ни один из вышеперечисленных компонентов, вы можете написать свой RTL вне Libero и напрямую импортировать его в инструменты синтеза и моделирования. Затем вы можете перейти к разделу постсинтеза и импортировать только ваш постсинтезный *.vm netlist в ваш окончательный проект реализации Libero (также называемый вторым проектом Libero в Таблице 1-1).
2.1 Конфигурация компонента с использованием Libero (Задать вопрос)
Выбрав из предыдущего списка компоненты, которые необходимо использовать, выполните следующие действия:
- Создайте новый проект Libero (конфигурация ядра и генерация): выберите устройство и семейство, для которых вы планируете создать свой окончательный проект.
- Используйте одно или несколько ядер, упомянутых в разделе «Пользовательский поток».
а. Создайте SmartDesign, настройте необходимое ядро и реализуйте его в компоненте SmartDesign.
б) Поднять все пины на верхний уровень.
в) Сгенерируйте SmartDesign.
d. Дважды щелкните инструмент Simulate (любой из вариантов Pre-Synthesis или Post-Synthesis или Post-Layout), чтобы вызвать симулятор. Вы можете выйти из симулятора после его вызова. Этот шаг генерирует симуляцию fileнеобходимо для вашего проекта.
Совет: Вы необходимо выполнить этот шаг, если вы хотите смоделировать свой проект вне Либеро.
Более подробную информацию см. в разделе Моделирование вашего дизайна.
е. Сохраните свой проект — это ваш эталонный проект.
2.2 Компонентные манифесты (Задать вопрос)
Когда вы создаете свои компоненты, набор files генерируется для каждого компонента. Отчет Component Manifest детализирует набор files генерируется и используется на каждом последующем этапе (синтез, моделирование, генерация прошивки и т. д.). Этот отчет дает вам местоположение всех сгенерированных files необходимо для продолжения работы с Custom Flow. Вы можете получить доступ к компоненту manifest в области Reports: Нажмите Design > Reports, чтобы открыть вкладку Reports. На вкладке Reports вы увидите набор manifest.txt fileс (болееview), по одному для каждого созданного вами компонента.
Совет: чтобы увидеть манифест компонента, необходимо установить компонент или модуль как «корневой». file содержимое вкладки «Отчеты».
В качестве альтернативы вы можете получить доступ к индивидуальному отчету о манифесте. files для каждого сгенерированного основного компонента или компонента SmartDesign из /компонент/работа/ / / _manifest.txt или /компонент/работа/ / _manifest.txt. Вы также можете получить доступ к манифесту file содержимое каждого компонента, сгенерированное из новой вкладки «Компоненты» в Libero, где file Местоположение указано относительно каталога проекта.
Сосредоточьтесь на следующих отчетах Component Manifest:
- Если вы создали экземпляры ядер в SmartDesign, прочтите file _manifest.txt.
- Если вы создали компоненты для ядер, прочтите _manifest.txt.
Вы должны использовать все отчеты Component Manifests, которые относятся к вашему проекту. Напримерample, если в вашем проекте есть SmartDesign с одним или несколькими основными компонентами, созданными в нем, и вы собираетесь использовать их все в своем окончательном проекте, то вы должны выбрать fileперечислены в отчетах Component Manifests всех этих компонентов для использования в вашем процессе проектирования.
2.3 Интерпретация Манифеста Fileс (Задать вопрос)
Когда вы открываете манифест компонента file, вы видите пути к files в вашем проекте Libero и указатели на то, где в потоке проектирования их использовать. Вы можете увидеть следующие типы fileв манифесте file:
- Источник ЛПВП files для всех инструментов синтеза и моделирования
- Стимул files для всех инструментов моделирования
- Ограничение files
Ниже приведен Манифест компонента ядра PolarFire.
Каждый тип file необходимо в вашем потоке проектирования. В следующих разделах описывается интеграция fileиз манифеста в ваш процесс проектирования.
Генерация ограничений (Задать вопрос)
При выполнении конфигурации и генерации обязательно запишите/сгенерируйте ограничение SDC/PDC/NDC. fileдля передачи их в инструменты синтеза, размещения и трассировки и проверки синхронизации.
Используйте утилиту Derive Constraints вне среды Libero для генерации ограничений вместо того, чтобы писать их вручную. Чтобы использовать утилиту Derive Constraint вне среды Libero, необходимо:
- Поставка пользовательского HDL, компонентного HDL и компонентного ограничения SDC files
- Укажите модуль верхнего уровня
- Укажите место, где следует сгенерировать производное ограничение. files
Ограничения компонентов SDC доступны в разделе /компонент/работа/ / / каталог после настройки и генерации компонента.
Более подробную информацию о том, как создать ограничения для вашего проекта, см. в Приложении C — Вывод ограничений.
Синтез вашего дизайна (Задать вопрос)
Одной из основных функций Custom Flow является возможность использования стороннего синтеза.
Инструмент вне Libero. Пользовательский поток поддерживает использование Synopsys SynplifyPro. Чтобы синтезировать ваш
проекта, используйте следующую процедуру:
- Создайте новый проект в инструменте Synthesis, ориентированный на то же семейство устройств, кристалл и корпус, что и созданный вами проект Libero.
а. Импортируйте свой собственный RTL fileкак вы обычно это делаете.
б) Установите выходной файл синтеза как Structural Verilog (.vm).
Совет: Структурный Verilog (.vm) — единственный поддерживаемый формат вывода синтеза в PolarFire. - Импортный компонент HDL fileв ваш проект Synthesis:
а. Для каждого отчета о компонентах: Для каждого file под источником HDL fileдля всех инструментов синтеза и моделирования импортируйте file в ваш проект синтеза. - Импортируйте file polarfire_syn_comps.v (если используется Synopsys Synplify) из
Место установки>/data/aPA5M в ваш проект Synthesis. - Импортируйте ранее созданный SDC file с помощью инструмента «Производные ограничения» (см. Приложение)
КАКample SDC Constraints) в инструмент синтеза. Это ограничение file ограничивает инструмент синтеза, позволяя достичь временного закрытия с меньшими усилиями и меньшим количеством итераций проектирования.
Важный:
- Если вы планируете использовать тот же *.sdc file для ограничения Place-and-Route на этапе реализации дизайна необходимо импортировать этот *.sdc в проект синтеза. Это необходимо для того, чтобы не было несоответствий имен объектов дизайна в синтезированном списке соединений и ограничениях Place-and-Route на этапе реализации процесса проектирования. Если вы не включите этот *.sdc file на этапе синтеза список соединений, созданный в результате синтеза, может не пройти этап размещения и маршрутизации из-за несовпадения имен объектов проектирования.
а. Импортируйте атрибуты списка соединений *.ndc, если таковые имеются, в инструмент синтеза.
б) Запустить синтез. - Расположение выходных данных вашего инструмента синтеза имеет список соединений *.vm file сгенерированный после Синтеза. Вам необходимо импортировать список соединений в Проект внедрения Либеро, чтобы продолжить процесс проектирования.
Моделирование вашего дизайна (Задать вопрос)
Чтобы смоделировать ваш проект вне Libero (то есть с использованием вашей собственной среды моделирования и симулятора), выполните следующие действия:
- Дизайн Files:
а. Моделирование перед синтезом:
• Импортируйте RTL в свой проект моделирования.
• Для каждого отчета о манифестах компонентов.
– Импортируйте каждый file под источником HDL fileдля всех инструментов синтеза и моделирования в вашем проекте моделирования.
• Составьте эти fileсогласно инструкциям вашего симулятора.
б) Моделирование после синтеза:
• Импортируйте ваш список соединений *.vm после синтеза (сгенерированный в разделе «Синтезирование вашего проекта») в ваш проект моделирования и скомпилируйте его.
в) Моделирование после компоновки:
• Сначала завершите реализацию вашего дизайна (см. Реализация вашего дизайна). Убедитесь, что ваш окончательный проект Libero находится в состоянии после макета.
• Дважды щелкните «Создать BackAnnotated» Files в окне Libero Design Flow. Он генерирует два files:
/дизайнер/ / _ba.v/vhd /дизайнер/
/ _ba.sdf
• Импортируйте оба варианта fileв ваш инструмент моделирования. - Стимул и конфигурация files:
а. Для каждого отчета о компонентах:
• Копировать все files под Стимул Files для всех разделов инструментов моделирования в корневой каталог вашего проекта моделирования.
б) Убедитесь, что все Tcl files в предыдущих списках (на шаге 2.a) выполняются в первую очередь, до начала моделирования.
c. UPROM.mem: если вы используете ядро UPROM в своей конструкции с включенной опцией Использовать содержимое для моделирования для одного или нескольких клиентов хранения данных, которые вы хотите моделировать, вы должны использовать исполняемый файл pa4rtupromgen (pa4rtupromgen.exe в Windows) для генерации UPROM.mem file. Исполняемый файл pa4rtupromgen берет UPROM.cfg file как входные данные через скрипт Tcl file и выводит UPROM.mem file требуется для моделирования. Этот UPROM.mem file необходимо скопировать в папку симуляции до запуска симуляции. ExampФайл, демонстрирующий использование исполняемого файла pa4rtupromgen, представлен в следующих шагах. UPROM.cfg file доступен в каталоге /компонент/работа/ / в проекте Libero, который вы использовали для генерации компонента UPROM.
d. snvm.mem: Если вы используете ядро системных служб в своем проекте и настроили вкладку sNVM в ядре с включенной опцией Использовать содержимое для моделирования для одного или нескольких клиентов, которых вы хотите имитировать, файл snvm.mem file автоматически генерируется для
каталог /компонент/работа/ / в проекте Libero, который вы использовали для генерации компонента System Services. Этот snvm.mem file необходимо скопировать в папку моделирования до запуска моделирования. - Создайте рабочую папку и подпапку с именем simulation в рабочей папке.
Исполняемый файл pa4rtupromgen ожидает наличия подпапки моделирования в рабочей папке, а скрипт *.tcl помещается в подпапку моделирования. - Скопируйте UPROM.cfg file из первого проекта Libero, созданного для генерации компонента, в рабочую папку.
- Вставьте следующие команды в скрипт *.tcl и поместите его в папку моделирования, созданную на шаге 3.
Sample *.tcl для устройств PolarFire и PolarFire Soc Family для генерации URPOM.mem file
из UPROM.cfg
set_device -fam -умереть -пакет
set_input_cfg -путь
set_sim_mem -путьFile/UPROM.память>
gen_sim -use_init ложь
Правильное внутреннее имя для кристалла и корпуса см. в файле *.prjx. file первого проекта Libero (используется для генерации компонентов).
Аргумент use_init должен иметь значение false.
Используйте команду set_sim_mem, чтобы указать путь к выходным данным. file UPROM.mem, который есть
генерируется при выполнении скрипта file с исполняемым файлом pa4rtupromgen. - В командной строке или терминале Cygwin перейдите в рабочий каталог, созданный на шаге 3.
Выполните команду pa4rtupromgen с параметром –script и передайте ей скрипт *.tcl, созданный на предыдущем шаге.
Для Windows
/designer/bin/pa4rtupromgen.exe \
–скрипт./симуляция/ .tcl
Для Linux:
/bin/pa4rtupromgen
–скрипт./симуляция/ .tcl - После успешного выполнения исполняемого файла pa4rtupromgen проверьте, что UPROM.mem file генерируется в месте, указанном в команде set_sim_mem в скрипте *.tcl.
- Для имитации sNVM скопируйте snvm.mem file из вашего первого проекта Libero (используется для конфигурации компонентов) в папку моделирования верхнего уровня вашего проекта моделирования для запуска моделирования (вне Libero SoC). Для моделирования содержимого UPROM скопируйте сгенерированный UPROM.mem file в папку моделирования верхнего уровня вашего проекта моделирования для запуска моделирования (вне Libero SoC).
Важно: смоделируйте функциональность SoC Components, загрузите предварительно скомпилированные библиотеки симуляции PolarFire и импортируйте их в вашу среду симуляции, как описано здесь. Для получения более подробной информации см. Приложение B — Импорт библиотек симуляции в среду симуляции.
Реализация вашего дизайна (Задать вопрос)
После завершения синтеза и моделирования после синтеза в вашей среде вам необходимо снова использовать Libero для физической реализации вашего проекта, выполнения анализа синхронизации и энергопотребления, а также для генерации вашей программы. file.
- Создайте новый проект Libero для физической реализации и макета дизайна. Убедитесь, что вы выбрали то же устройство, что и в эталонном проекте, созданном в конфигурации компонентов.
- После создания проекта удалите Synthesis из цепочки инструментов в окне Design Flow (Проект > Настройки проекта > Design Flow > Снимите флажок Включить синтез).
- Импортируйте ваш пост-синтез *.vm file в этот проект, (File > Импорт > Синтезированный список соединений Verilog (VM)).
Совет: рекомендуется создать ссылку на этот file, так что если вы повторно синтезируете свой проект, Libero всегда использует последний список соединений после синтеза.
а. В окне «Иерархия проекта» обратите внимание на имя корневого модуля.
- Импортируйте ограничения в проект Libero. Используйте Constraint Manager для импорта ограничений *.pdc/*.sdc/*.ndc.
а. Импорт ограничения ввода-вывода *.pdc files (Диспетчер ограничений > Атрибуты ввода-вывода > Импорт).
б) Импорт ограничения Floorplanning *.pdc files (Диспетчер ограничений > Планировщик этажей > Импорт).
c. Импорт ограничения по времени *.sdc files (Диспетчер ограничений > Сроки > Импорт). Если в вашем проекте есть какие-либо ядра, перечисленные в разделе «Околоview, убедитесь, что импортировали SDC file сгенерировано с помощью инструмента вывода ограничений.
г. Импортировать ограничение *.ndc files (Диспетчер ограничений > Атрибуты списка соединений > Импорт). - Ассоциированные ограничения Fileдля проектирования инструментов.
а. Открыть диспетчер ограничений (Управление ограничениями > Открыть управление ограничениями) View).
Установите флажок «Проверка места, маршрута и времени» рядом с ограничением. file установить ограничение file и ассоциация инструмента. Свяжите ограничение *.pdc с Place-andRoute и *.sdc с Place-andRoute и Timing Verification. Свяжите *.ndc file для составления списка соединений.
Совет: Если Место и маршрут не работают с этим ограничением *.sdc file, затем импортируйте этот же *.sdc file для синтеза и повторного запуска синтеза. - Нажмите «Компилировать список соединений», а затем «Разместить и трассировать», чтобы завершить этап компоновки.
- Инструмент Configure Design Initialization Data and Memories позволяет инициализировать блоки проекта, такие как LSRAM, µSRAM, XCVR (трансиверы) и PCIe, используя данные, хранящиеся в энергонезависимой памяти µPROM, sNVM или внешней флэш-памяти SPI. Инструмент имеет следующие вкладки для определения спецификации последовательности инициализации проекта, спецификации клиентов инициализации, клиентов пользовательских данных.
– Вкладка «Инициализация дизайна»
– вкладка µPROM
– вкладка sNVM
– Вкладка SPI Flash
– Вкладка «Fabric RAM»
Используйте вкладки в инструменте для настройки данных инициализации проекта и памяти.
После завершения настройки выполните следующие шаги для программирования данных инициализации:
• Генерация клиентов инициализации
• Сгенерировать или экспортировать поток битов
• Запрограммируйте устройство
Подробную информацию об использовании этого инструмента см. в руководстве пользователя Libero SoC Design Flow. Более подробную информацию о командах Tcl, используемых для настройки различных вкладок в инструменте и указания конфигурации памяти, см. fileс (*.cfg), см. Справочное руководство по командам Tcl. - Сгенерировать программирование File из этого проекта и используйте его для программирования вашей ПЛИС.
Приложение A—SampОграничения SDC (Задать вопрос
Libero SoC генерирует ограничения по времени SDC для определенных ядер IP, таких как CCC, OSC, Transceiver и т. д. Передача ограничений SDC в инструменты проектирования увеличивает вероятность достижения закрытия по времени с меньшими усилиями и меньшим количеством итераций проектирования. Полный иерархический путь от экземпляра верхнего уровня указан для всех объектов проектирования, на которые ссылаются ограничения.
7.1 Временные ограничения SDC (Задать вопрос)
В базовом проекте Libero IP это ограничение SDC верхнего уровня file доступен в диспетчере ограничений (Процесс проектирования > Открыть управление ограничениями) View >Сроки > Вывести ограничения).
Важно: см. этот file для установки ограничений SDC, если ваш проект содержит CCC, OSC, Transceiver и другие компоненты. Измените полный иерархический путь, если необходимо, чтобы он соответствовал иерархии вашего проекта или используйте утилиту Derive_Constraints и шаги в Приложении C — Derive Constraints на уровне компонентов SDC file.
Сохранить file на другое имя и импортируйте SDC file к инструменту синтеза, инструменту размещения и маршрутизации и проверкам синхронизации, как и к любому другому ограничению SDC files.
7.1.1 Производный SDC File (Задать вопрос)
# Этот file был создан на основе следующего источника SDC files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Любые изменения в этом file будут потеряны при повторном запуске производных ограничений. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -период 6.25
[ get_pins { ЧАСЫ_И_СБРОСЫ_inst_0/ОСЦИЛЛЯТОР_160МГц_inst_0/ОСЦИЛЛЯТОР_160МГц_0/
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -period 10 [ get_ports { REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} -период 8
[ get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/ CCC_FIC_x_CLK/ PF_CCC_C0_0/ pll_inst_0/
OUT0} -умножить_на_25 -разделить_на_32 -источник
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -умножить_на_25 -разделить_на_32 -источник
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -умножить_на_25 -разделить_на_32 -источник
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -умножить_на_25 -разделить_на_64 -источник
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -фаза 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/ CLK_160MHz_to_CLK_80MHz/ CLK_DIV_0/I_CD/
Y_DIV} -деление_на_2 -источник
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5]
PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [ get_nets { PCIE_INITIATOR_inst_0/ARESETN* } ]
Приложение B — Импорт библиотек моделирования в среду моделирования (Задать вопрос)
Симулятором по умолчанию для моделирования RTL с помощью Libero SoC является ModelSim ME Pro.
Предварительно скомпилированные библиотеки для симулятора по умолчанию доступны при установке Libero в каталоге /Designer/lib/modelsimpro/precompiled/vlog for® поддерживаемые семейства. Libero SoC также поддерживает другие сторонние версии симуляторов ModelSim, Questasim, VCS, Xcelium
, Active HDL и Riviera Pro. Загрузите соответствующие предварительно скомпилированные библиотеки с Либеро SoC v12.0 и выше на основе симулятора и его версии.
Аналогично среде Libero, run.do file необходимо создать для запуска моделирования вне Либеро.
Создайте простой run.do file который имеет команды для установки библиотеки для результатов компиляции, сопоставления библиотек, компиляции и моделирования. Следуйте инструкциям, чтобы создать базовый run.do file.
- Создайте логическую библиотеку для хранения результатов компиляции с помощью команды vlib vlib presynth.
- Сопоставьте логическое имя библиотеки с предварительно скомпилированным каталогом библиотеки с помощью команды vmap vmap .
- Компилировать исходный код files — использовать команды компилятора, специфичные для языка, для компиляции проекта files в рабочий каталог.
– видеоблог для .v/.sv
– vcom для .vhd - Загрузите проект для моделирования с помощью команды vsim, указав имя любого модуля верхнего уровня.
- Смоделируйте конструкцию с помощью команды «Выполнить».
После загрузки проекта время моделирования обнуляется, и вы можете ввести команду запуска, чтобы начать моделирование.
В окне транскрипта симулятора выполните run.do file как запустить.запустить симуляцию. Sampле run.do file следующее.
тихо установить ACTELLIBNAME PolarFire тихо установить PROJECT_DIR «W:/Test/basic_test», если
{[file существует presynth/_info]} { echo “ИНФОРМАЦИЯ: Библиотека моделирования presynth существует” } else
{ file удалить -force presynth vlib presynth } vmap presynth presynth vmap PolarFire
«X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire» vlog -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” видеоблог “+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb добавить волну /tb/*
запустить 1000ns log /tb/* выход
Приложение C — Вывод ограничений (Задать вопрос)
В этом приложении описываются команды Tcl Dive Constraints.
9.1 Команды Tcl для вывода ограничений (Задать вопрос)
Утилита derive_constraints помогает вам вывести ограничения из RTL или конфигуратора вне среды проектирования Libero SoC. Чтобы сгенерировать ограничения для вашего проекта, вам понадобятся User HDL, Component HDL и Component Constraints files. Ограничения компонента SDC files доступны под /компонент/работа/ / / каталог после настройки и генерации компонента.
Ограничение каждого компонента file состоит из команды tcl set_component (указывает имя компонента) и списка ограничений, сгенерированных после конфигурации. Ограничения генерируются на основе конфигурации и специфичны для каждого компонента.
Example 9-1. Ограничение компонента File для ядра PF_CCC
Вот бывшийample ограничения компонента file для ядра PF_CCC:
набор_компонент PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# Корпорация Microchip.
# Дата: 2021-Окт-26 04:36:00
# Базовая тактовая частота для PLL #0
create_clock -period 10 [get_pins { pll_inst_0/REF_CLK_0 } ] create_generated_clock -divide_by 1 -source [ get_pins { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Здесь create_clock и create_generated_clock являются ограничениями опорной и выходной тактовой частоты соответственно, которые генерируются на основе конфигурации.
9.1.1 Работа с утилитой derive_constraints (Задать вопрос)
Вывести ограничения, проходящие через проект и назначить новые ограничения для каждого экземпляра компонента на основе ранее предоставленного компонента SDC files. Для опорных часов CCC он распространяется обратно через конструкцию, чтобы найти источник опорных часов. Если источником является ввод-вывод, ограничение опорных часов будет установлено на ввод-вывод. Если это выход CCC или другой источник часов (например,ample, Transceiver, oscillator), он использует часы от другого компонента и сообщает предупреждение, если интервалы не совпадают. Ограничения вывода также выделят ограничения для некоторых макросов, таких как встроенные осцилляторы, если они есть в вашем RTL.
Для запуска утилиты derive_constraints необходимо предоставить .tcl file аргумент командной строки со следующей информацией в указанном порядке.
- Укажите информацию об устройстве, используя информацию в разделе set_device.
- Укажите путь к RTL files используя информацию в разделе read_verilog или read_vhdl.
- Установите модуль верхнего уровня, используя информацию в разделе set_top_level.
- Укажите путь к компоненту SDC files используя информацию в разделе read_sdc или read_ndc.
- Выполнить files используя информацию в разделе derive_constraints.
- Укажите путь к производным ограничениям SDC file используя информацию в разделе write_sdc или write_pdc или write_ndc.
Example 9-2. Выполнение и содержимое derive.tcl File
Ниже приведен примерampАргумент командной строки le для запуска утилиты derive_constraints.
$ /bin{64}/derive_constraints derive.tcl
Содержимое derive.tcl file:
# Информация об устройстве
set_device -family PolarFire -die MPF100T -speed -1
# РТЛ files
read_verilog -mode system_verilog проект/компонент/работа/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {проект/компонент/работа/txpll0/txpll0.v}
read_verilog -mode system_verilog {проект/компонент/работа/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {проект/компонент/работа/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {проект/hdl/xcvr1.vhd}
#Компонент SDC files
установить_верхний_уровень {xcvr1}
read_sdc -component {проект/компонент/работа/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {проект/компонент/работа/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Используйте команду derive_constraint
derive_constraints
Результат #SDC/PDC/NDC files
write_sdc {проект/ограничение/xcvr1_производные_ограничения.sdc}
write_pdc {проект/ограничение/fp/xcvr1_производные_ограничения.pdc}
9.1.2 установить_устройство (Задать вопрос)
Описание
Укажите фамилию, название штампа и класс скорости.
set_device -семья -умереть -скорость
Аргументы
| Параметр | Тип | Описание |
| -семья | Нить | Укажите название семейства. Возможные значения: PolarFire®, PolarFire SoC. |
| -умереть | Нить | Укажите название штампа. |
| -скорость | Нить | Укажите класс скорости устройства. Возможные значения: STD или -1. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0023 | Обязательный параметр — отсутствует die | Опция штампа является обязательной и должна быть указана. |
| ОШИБКА0005 | Неизвестный штамп «MPF30» | Значение опции -die неверное. Список возможных значений смотрите в описании опции. |
| ОШИБКА0023 | Параметр — die — отсутствует значение | Параметр кубика указан без значения. |
| ОШИБКА0023 | Обязательный параметр — отсутствует семья | Параметр «Семейный» является обязательным и должен быть указан. |
| ОШИБКА0004 | Неизвестная семья «PolarFire®» | Неверный параметр семейства. Список возможных значений см. в описании параметра. |
| ………… продолжение | ||
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0023 | Параметр — семья — отсутствует значение | Семейный вариант указан без стоимости. |
| ОШИБКА0023 | Обязательный параметр — отсутствует скорость | Параметр скорости является обязательным и должен быть указан. |
| ОШИБКА0007 | Неизвестная скорость ' ' | Неверная опция скорости. Список возможных значений смотрите в описании опции. |
| ОШИБКА0023 | Параметр — скорость — отсутствует значение | Параметр скорости указан без значения. |
Example
set_device -family {PolarFire} -die {MPF300T_ES} -speed -1
set_device -family SmartFusion 2 -die M2S090T -speed -1
9.1.3 read_verilog (Задать вопрос)
Описание
Читать Verilog file с помощью Verific.
read_verilog [-lib ] [-режим ]fileимя>
Аргументы
| Параметр | Тип | Описание |
| -lib | Нить | Укажите библиотеку, содержащую модули, которые необходимо добавить в библиотеку. |
| -режим | Нить | Укажите стандарт Verilog. Возможные значения: verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Значения нечувствительны к регистру. По умолчанию — verilog_2k. |
| fileимя | Нить | Верилог file имя. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0023 | Параметр — lib — отсутствует значение | Параметр lib указан без значения. |
| ОШИБКА0023 | Параметр — режим — отсутствует значение | Параметр режима указан без значения. |
| ОШИБКА0015 | Неизвестный режим ' ' | Указанный режим verilog неизвестен. См. список возможных режимов verilog в описании опции режима. |
| ОШИБКА0023 | Обязательный параметр file имя отсутствует | Нет verilog file путь предусмотрен. |
| ОШИБКА0016 | Ошибка из-за парсера Verific | Синтаксическая ошибка в verilog file. Парсер Verific можно увидеть в консоли над сообщением об ошибке. |
| ОШИБКА0012 | set_device не вызывается | Информация об устройстве не указана. Используйте команду set_device для описания устройства. |
Example
read_verilog -mode system_verilog {компонент/работа/топ/топ.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Задать вопрос)
Описание
Добавить VHDL file в список VHDL files.
read_vhdl [-lib ] [-режим ]fileимя>
Аргументы
| Параметр | Тип | Описание |
| -lib | — | Укажите библиотеку, в которую необходимо добавить контент. |
| -режим | — | Указывает стандарт VHDL. По умолчанию VHDL_93. Возможные значения: vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Значения нечувствительны к регистру. |
| fileимя | — | VHDL file имя. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0023 | Параметр — lib — отсутствует значение | Параметр lib указан без значения. |
| ОШИБКА0023 | Параметр — режим — отсутствует значение | Параметр режима указан без значения. |
| ОШИБКА0018 | Неизвестный режим ' ' | Указанный режим VHDL неизвестен. Список возможных режимов VHDL см. в описании опции режима. |
| ОШИБКА0023 | Обязательный параметр file имя отсутствует | Нет VHDL file путь предусмотрен. |
| ОШИБКА0019 | Невозможно зарегистрировать invalid_path.v file | Указанный VHDL file не существует или не имеет прав на чтение. |
| ОШИБКА0012 | set_device не вызывается | Информация об устройстве не указана. Используйте команду set_device для описания устройства. |
Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 установить_верхний_уровень (Задать вопрос)
Описание
Укажите имя модуля верхнего уровня в RTL.
set_top_level [-lib ]
Аргументы
| Параметр | Тип | Описание |
| -lib | Нить | Библиотека для поиска модуля или сущности верхнего уровня (необязательно). |
| имя | Нить | Имя модуля или сущности верхнего уровня. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0023 | Отсутствует требуемый параметр верхнего уровня | Опция верхнего уровня является обязательной и должна быть указана. |
| ОШИБКА0023 | Параметр — lib — отсутствует значение | Параметр lib указан без значений. |
| ОШИБКА0014 | Не удалось найти верхний уровень в библиотеке | Указанный модуль верхнего уровня не определен в предоставленной библиотеке. Чтобы исправить эту ошибку, необходимо исправить имя верхнего модуля или библиотеки. |
| ОШИБКА0017 | Разработать не удалось | Ошибка в процессе разработки RTL. Сообщение об ошибке можно увидеть из консоли. |
Example
set_top_level {верхний}
set_top_level -lib hdl топ
9.1.6 read_sdc (Задать вопрос)
Описание
Прочитать SDC file в базу данных компонентов.
read_sdc -компонентfileимя>
Аргументы
| Параметр | Тип | Описание |
| -компонент | — | Это обязательный флаг для команды read_sdc при выводе ограничений. |
| fileимя | Нить | Путь к SDC file. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0023 | Обязательный параметр file имя отсутствует. | Обязательная опция file имя не указано. |
| ОШИБКА0000 | СДК file <file_path> не читается. | Указанный SDC file не имеет прав на чтение. |
| ОШИБКА0001 | Невозможно открытьfile_путь> file. | СДК file не существует. Путь необходимо исправить. |
| ОШИБКА0008 | Отсутствует команда set_component вfile_путь> file | Указанный компонент SDC file не указывается компонент. |
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0009 | <List of errors from sdc file> | СДК file содержит неверные команды sdc. Напримерampле,
при возникновении ошибки в ограничении set_multicycle_path: Ошибка при выполнении команды read_sdc: вfile_путь> file: Ошибка в команде set_multicycle_path: Неизвестный параметр [get_cells {reg_a}]. |
Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Задать вопрос)
Описание
Прочитать NDC file в базу данных компонентов.
read_ndc -компонентfileимя>
Аргументы
| Параметр | Тип | Описание |
| -компонент | — | Это обязательный флаг для команды read_ndc при выводе ограничений. |
| fileимя | Нить | Путь к НДЦ file. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0001 | Невозможно открытьfile_путь> file | НДЦ file не существует. Путь необходимо исправить. |
| ОШИБКА0023 | Обязательный параметр — AtclParamO_ отсутствует. | Обязательная опция fileимя не указано. |
| ОШИБКА0023 | Обязательный параметр — компонент отсутствует. | Опция компонента является обязательной и должна быть указана. |
| ОШИБКА0000 | НДЦ file 'file_path>' не читается. | Указанный НДЦ file не имеет прав на чтение. |
Example
read_ndc -component {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 derive_constraints (Задать вопрос)
Описание
Компонент создания экземпляра SDC fileв базу данных уровня проектирования.
derive_constraints
Аргументы
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0013 | Верхний уровень не определен | Это означает, что не указан модуль или сущность верхнего уровня. Чтобы исправить этот вызов, выполните команду Команда set_top_level перед командой derive_constraints. |
Example
derive_constraints
9.1.9 write_sdc (Задать вопрос)
Описание
Записывает ограничение file в формате SDC.
написать_sdcfileимя>
Аргументы
| Параметр | Тип | Описание |
| <fileимя> | Нить | Путь к SDC file будет сгенерирован. Это обязательная опция. Если file существует, он будет перезаписан. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0003 | Невозможно открытьfile путь> file. | File Неправильный путь. Проверьте, существуют ли родительские каталоги. |
| ОШИБКА0002 | СДК file 'file path>' недоступен для записи. | Указанный SDC file не имеет разрешения на запись. |
| ОШИБКА0023 | Обязательный параметр file имя отсутствует. | СДК file Путь является обязательным параметром и должен быть указан. |
Example
write_sdc «производный.sdc»
9.1.10 write_pdc (Задать вопрос)
Описание
Записывает физические ограничения (только для выведения ограничений).
написать_pdcfileимя>
Аргументы
| Параметр | Тип | Описание |
| <fileимя> | Нить | Путь к PDC file будет сгенерирован. Это обязательная опция. Если file путь существует, он будет перезаписан. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщения об ошибках | Описание |
| ОШИБКА0003 | Невозможно открытьfile путь> file | The file Неправильный путь. Проверьте, существуют ли родительские каталоги. |
| ОШИБКА0002 | ПДК file 'file path>' недоступен для записи. | Указанный PDC file не имеет разрешения на запись. |
| ОШИБКА0023 | Обязательный параметр file имя отсутствует | ПДК file Путь является обязательным параметром и должен быть указан. |
Example
write_pdc «производный.pdc»
9.1.11 write_ndc (Задать вопрос)
Описание
Записывает ограничения NDC в file.
написать_ndcfileимя>
Аргументы
| Параметр | Тип | Описание |
| fileимя | Нить | Путь к НДЦ file будет сгенерирован. Это обязательная опция. Если file существует, он будет перезаписан. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщения об ошибках | Описание |
| ОШИБКА0003 | Невозможно открытьfile_путь> file. | File Неправильный путь. Родительские каталоги не существуют. |
| ОШИБКА0002 | НДЦ file 'file_path>' недоступен для записи. | Указанный НДЦ file не имеет разрешения на запись. |
| ОШИБКА0023 | Отсутствует обязательный параметр _AtclParamO_. | НДЦ file Путь является обязательным параметром и должен быть указан. |
Example
write_ndc «производный.ndc»
9.1.12 add_include_path (Задать вопрос)
Описание
Указывает путь для поиска. files при чтении RTL files.
добавить_включаемый_путь
Аргументы
| Параметр | Тип | Описание |
| каталог | Нить | Указывает путь для поиска. files при чтении RTL files. Эта опция обязательна. |
| Тип возврата | Описание |
| 0 | Команда выполнена успешно. |
| Тип возврата | Описание |
| 1 | Команда не выполнена. Произошла ошибка. Вы можете увидеть сообщение об ошибке в консоли. |
Список ошибок
| Код ошибки | Сообщение об ошибке | Описание |
| ОШИБКА0023 | Отсутствует обязательный путь включения параметра. | Опция каталога является обязательной и должна быть предоставлена. |
Примечание: Если путь к каталогу неверен, то add_include_path будет передан без ошибки.
Однако команды read_verilog/read_vhd не будут выполнены из-за парсера Verific.
Example
add_include_path компонент/работа/COREABC0/COREABC0_0/rtl/vlog/core
Лист регистраций изменений (Задать вопрос)
История изменений описывает изменения, которые были реализованы в документе. Изменения перечислены по редакции, начиная с самой последней публикации.
| Пересмотр | Дата | Описание |
| F | 08/2024 | В данную редакцию внесены следующие изменения: • Обновлен раздел Приложение B — Импорт библиотек моделирования в среду моделирования. |
| E | 08/2024 | В данную редакцию внесены следующие изменения: • Обновлен раздел Болееview. • Обновлен раздел Производные SDC File. • Обновлен раздел Приложение B — Импорт библиотек моделирования в среду моделирования. |
| D | 02/2024 | Этот документ выпущен с Libero 2024.1 SoC Design Suite без изменений по сравнению с v2023.2. Обновлен раздел Работа с утилитой derive_constraints |
| C | 08/2023 | Этот документ выпущен с Libero 2023.2 SoC Design Suite без изменений по сравнению с v2023.1. |
| B | 04/2023 | Этот документ выпущен с Libero 2023.1 SoC Design Suite без изменений по сравнению с v2022.3. |
| A | 12/2022 | Первоначальная редакция. |
Поддержка микросхемы ПЛИС
Группа продуктов Microchip FPGA поддерживает свои продукты различными службами поддержки, включая службу поддержки клиентов, центр технической поддержки клиентов, webсайт и офисы продаж по всему миру.
Клиентам рекомендуется посетить онлайн-ресурсы Microchip, прежде чем обращаться в службу поддержки, поскольку весьма вероятно, что на их вопросы уже есть ответы.
Обратитесь в Центр технической поддержки через webсайт на www.microchip.com/support. Укажите номер детали устройства FPGA, выберите соответствующую категорию корпуса и загрузите проект. files при создании обращения в техподдержку.
Обратитесь в службу поддержки клиентов за нетехнической поддержкой продукта, такой как цены продукта, обновления продукта, информация об обновлении, статус заказа и авторизация.
- Из Северной Америки звоните по телефону 800.262.1060
- Из других стран звоните по телефону 650.318.4460
- Факс, из любой точки мира, 650.318.8044
Информация о микросхеме
Микрочип Webсайт
Microchip предоставляет онлайн-поддержку через наш webсайт на www.microchip.com/. Этот webсайт используется для создания files и информация легко доступна для клиентов. Некоторые из доступных материалов включают:
- Поддержка продукта — листы данных и опечатки, примечания по применению иampпрограммы le, ресурсы по проектированию, руководства пользователя и документы по поддержке оборудования, последние версии программного обеспечения и архивное программное обеспечение
- Общая техническая поддержка — часто задаваемые вопросы (FAQ), запросы на техническую поддержку, онлайн-дискуссионные группы, список участников партнерской программы разработки Microchip.
- Бизнес Microchip — руководства по выбору продуктов и заказу, последние пресс-релизы Microchip, список семинаров и мероприятий, списки офисов продаж Microchip, дистрибьюторов и заводских представителей.
Служба уведомления об изменении продукта
Служба уведомлений об изменениях продуктов Microchip помогает держать клиентов в курсе продуктов Microchip. Подписчики будут получать уведомления по электронной почте о любых изменениях, обновлениях, исправлениях или ошибках, связанных с определенным семейством продуктов или интересующим его инструментом разработки. Для регистрации перейдите на www.microchip.com/pcn и следуйте инструкциям по регистрации.
Поддержка клиентов
Пользователи продукции Microchip могут получить помощь по нескольким каналам:
- Дистрибьютор или представитель
- Местный офис продаж
- Инженер по встраиваемым решениям (ESE)
- Техническая поддержка
Клиенты должны обратиться за поддержкой к своему дистрибьютору, представителю или в компанию ESE. Местные офисы продаж также доступны, чтобы помочь клиентам. Список офисов продаж и местоположений включен в этот документ. Техническая поддержка доступна через webсайт по адресу: www.microchip.com/support
Функция защиты кода устройств Microchip
Обратите внимание на следующие сведения о функции защиты кода на продуктах Microchip:
- Продукция Microchip соответствует спецификациям, содержащимся в соответствующем паспорте Microchip.
- Компания Microchip уверена, что ее семейство продуктов безопасно при использовании по назначению, в соответствии с эксплуатационными спецификациями и в нормальных условиях.
- Microchip ценит и активно защищает свои права на интеллектуальную собственность. Попытки нарушить функции защиты кода продукта Microchip строго запрещены и могут нарушать Закон об авторском праве в цифровую эпоху.
- Ни Microchip, ни любой другой производитель полупроводников не может гарантировать безопасность своего кода. Защита кода не означает, что мы гарантируем, что продукт «неуязвим». Защита кода постоянно развивается. Microchip стремится постоянно улучшать функции защиты кода в своих продуктах.
Правовое уведомление
Эта публикация и содержащаяся в ней информация могут использоваться только с продуктами Microchip, в том числе для разработки, тестирования и интеграции продуктов Microchip с вашим приложением. Использование этой информации каким-либо иным образом нарушает настоящие условия. Информация о приложениях для устройств предоставляется только для вашего удобства и может быть заменена обновлениями. Вы несете ответственность за то, чтобы ваше приложение соответствовало вашим спецификациям. Обратитесь в местный офис продаж Microchip за дополнительной поддержкой или получите дополнительную поддержку по адресу www.microchip.com/en-us/support/design-help/client-support-services.
ЭТА ИНФОРМАЦИЯ ПРЕДОСТАВЛЯЕТСЯ КОМПАНИЕЙ MICROCHIP «КАК ЕСТЬ». MICROCHIP НЕ ДАЕТ НИКАКИХ ЗАЯВЛЕНИЙ ИЛИ ГАРАНТИЙ ЛЮБОГО РОДА, ЯВНЫХ ИЛИ ПОДРАЗУМЕВАЕМЫХ, ПИСЬМЕННЫХ ИЛИ УСТНЫХ, ПРЕДУСМОТРЕННЫХ ЗАКОНОМ ИЛИ ИНЫМ ОБРАЗОМ, ОТНОСЯЩИХСЯ К ИНФОРМАЦИИ, ВКЛЮЧАЯ, ПОМИМО ПРОЧЕГО, ЛЮБЫЕ ПОДРАЗУМЕВАЕМЫЕ ГАРАНТИИ НЕНАРУШЕНИЯ ПРАВ, КОММЕРЧЕСКОЙ ПРИГОДНОСТИ И ПРИГОДНОСТИ ДЛЯ КОНКРЕТНОЙ ЦЕЛИ. СВЯЗАННЫЙ С ЕЕ СОСТОЯНИЕМ, КАЧЕСТВОМ ИЛИ ПРОИЗВОДИТЕЛЬНОСТЬЮ. НИ ПРИ КАКИХ ОБСТОЯТЕЛЬСТВАХ КОМПАНИЯ MICROCHIP НЕ НЕСЕТ ОТВЕТСТВЕННОСТИ ЗА КАКИЕ-ЛИБО КОСВЕННЫЕ, СПЕЦИАЛЬНЫЕ, ШТРАФНЫЕ, СЛУЧАЙНЫЕ ИЛИ КОСВЕННЫЕ УБЫТКИ, УЩЕРБ, ЗАТРАТЫ ИЛИ РАСХОДЫ ЛЮБОГО РОДА, СВЯЗАННЫЕ С ИНФОРМАЦИЕЙ ИЛИ ЕЕ ИСПОЛЬЗОВАНИЕМ, КАКИМ-ЛИБО ПРИЧИНЕНИЕМ, ДАЖЕ ЕСЛИ КОМПАНИЯ MICROCHIP БЫЛА УВЕДОМЛЕНА О ВОЗМОЖНОСТЬ ИЛИ УЩЕРБ ПРЕДСКАЗУЕМЫ. В ПОЛНОЙ СТЕПЕНИ, ДОПУСКАЕМОЙ ЗАКОНОМ, ПОЛНАЯ ОТВЕТСТВЕННОСТЬ КОМПАНИИ MICROCHIP ПО ВСЕМ ПРЕТЕНЗИЯМ, КАКИМ-ЛИБО ОБРАЗОМ СВЯЗАННЫМ С ИНФОРМАЦИЕЙ ИЛИ ЕЕ ИСПОЛЬЗОВАНИЕМ, НЕ БУДЕТ ПРЕВЫШАТЬ СУММУ СБОРОВ, КОТОРЫЕ ВЫ УПЛАТИЛИ НЕПОСРЕДСТВЕННО КОМПАНИИ MICROCHIP ЗА ИНФОРМАЦИЮ.
Использование устройств Microchip в системах жизнеобеспечения и/или безопасности полностью на риск покупателя, и покупатель соглашается защищать, возмещать убытки и ограждать Microchip от любых убытков, претензий, исков или расходов, возникающих в результате такого использования. Никакие лицензии не передаются, подразумеваемые или иным образом, в соответствии с правами интеллектуальной собственности Microchip, если не указано иное.
Торговые марки
Название и логотип Microchip, логотип Microchip, Adaptec, AVR, логотип AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, логотип Microsemi, MOST, логотип MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, логотип PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, логотип SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron и XMEGA являются зарегистрированными товарными знаками Microchip Technology Incorporated в США и других странах.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, MotorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, логотип ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider и ZL являются зарегистрированными торговыми марками Microchip Technology Incorporated в США.
Подавление смежных ключей, AKS, аналог для эпохи цифровых технологий, любой конденсатор, AnyIn, AnyOut, расширенная коммутация, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, динамическое сопоставление средних значений , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, внутрисхемное последовательное программирование, ICSP, INICnet, интеллектуальное распараллеливание, IntelliMOS, межчиповое соединение, JitterBlocker, Knob-on-Display, MarginLink, maxCrypto, МаксView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Сертифицированный логотип, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Доверенное время, TSHARC, Тьюринг, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect и ZENA являются товарными знаками Microchip Technology Incorporated в США и других странах.
SQTP — знак обслуживания Microchip Technology Incorporated в США.
Логотип Adaptec, Frequency on Demand, Silicon Storage Technology и Symmcom являются зарегистрированными товарными знаками Microchip Technology Inc. в других странах.
GestIC является зарегистрированной торговой маркой Microchip Technology Germany II GmbH & Co. KG, дочерней компании Microchip Technology Inc., в других странах.
Все остальные товарные знаки, упомянутые здесь, являются собственностью соответствующих компаний.
2024, Microchip Technology Incorporated и ее дочерние компании. Все права защищены.
ISBN: 978-1-6683-0183-8
Система управления качеством
Информацию о системах управления качеством Microchip можно найти на сайте www.микрочип.com/качество.
Продажи и обслуживание по всему миру
| АМЕРИКА | АЗИАТСКО-ТИХООКЕАНСКИЙ РЕГИОН | АЗИАТСКО-ТИХООКЕАНСКИЙ РЕГИОН | ЕВРОПА |
| Корпоративный офис 2355 бульвар Вест Чендлер. Чандлер, AZ 85224-6199 Тел: 480-792-7200 Факс: 480-792-7277 Техническая поддержка: www.microchip.com/support Web Адрес: www.microchip.com Атланта Дулут, Джорджия Тел: 678-957-9614 Факс: 678-957-1455 Остин, Техас Тел: 512-257-3370 Бостон Уэстборо, Массачусетс Тел: 774-760-0087 Факс: 774-760-0088 Чикаго Итаска, Иллинойс Тел: 630-285-0071 Факс: 630-285-0075 Даллас Addison, TX Тел: 972-818-7423 Факс: 972-818-2924 Детройт Нови, Мичиган Тел: 248-848-4000 Хьюстон, Техас Тел: 281-894-5983 Индианаполис Ноблсвилл, Индиана Тел: 317-773-8323 Факс: 317-773-5453 Тел: 317-536-2380 Лос-Анджелес Мишн Вьехо, Калифорния Тел: 949-462-9523 Факс: 949-462-9608 Тел: 951-273-7800 Роли, Северная Каролина Тел: 919-844-7510 Нью-Йорк, Нью-Йорк Тел: 631-435-6000 Сан-Хосе, Калифорния Тел: 408-735-9110 Тел: 408-436-4270 Канада – Торонто Тел: 905-695-1980 Факс: 905-695-2078 |
Австралия – Сидней Тел: 61-2-9868-6733 Китай – Пекин Тел: 86-10-8569-7000 Китай – Чэнду Тел: 86-28-8665-5511 Китай – Чунцин Тел: 86-23-8980-9588 Китай – Дунгуань Тел: 86-769-8702-9880 Китай – Гуанчжоу Тел: 86-20-8755-8029 Китай – Ханчжоу Тел: 86-571-8792-8115 Китай – САР Гонконг Тел: 852-2943-5100 Китай – Нанкин Тел: 86-25-8473-2460 Китай – Циндао Тел: 86-532-8502-7355 Китай – Шанхай Тел: 86-21-3326-8000 Китай – Шэньян Тел: 86-24-2334-2829 Китай – Шэньчжэнь Тел: 86-755-8864-2200 Китай – Сучжоу Тел: 86-186-6233-1526 Китай – Ухань Тел: 86-27-5980-5300 Китай – Сиань Тел: 86-29-8833-7252 Китай – Сямэнь Тел: 86-592-2388138 Китай – Чжухай Тел: 86-756-3210040 |
Индия – Бангалор Тел: 91-80-3090-4444 Индия – Нью-Дели Тел: 91-11-4160-8631 Индия - Пуна Тел: 91-20-4121-0141 Япония – Осака Тел: 81-6-6152-7160 Япония – Токио Тел.: 81-3-6880-3770 Корея – Тэгу Тел: 82-53-744-4301 Корея – Сеул Тел: 82-2-554-7200 Малайзия – Куала-Лумпур Тел: 60-3-7651-7906 Малайзия – Пенанг Тел: 60-4-227-8870 Филиппины – Манила Тел: 63-2-634-9065 Сингапур Тел: 65-6334-8870 Тайвань – Синь Чу Тел: 886-3-577-8366 Тайвань – Гаосюн Тел: 886-7-213-7830 Тайвань – Тайбэй Тел: 886-2-2508-8600 Таиланд – Бангкок Тел: 66-2-694-1351 Вьетнам – Хошимин Тел: 84-28-5448-2100 |
Австрия – Вельс Тел: 43-7242-2244-39 Факс: 43-7242-2244-393 Дания – Копенгаген Тел: 45-4485-5910 Факс: 45-4485-2829 Финляндия – Эспоо Тел: 358-9-4520-820 Франция – Париж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германия – Гархинг Тел: 49-8931-9700 Германия – Хан Тел: 49-2129-3766400 Германия – Хайльбронн Тел: 49-7131-72400 Германия – Карлсруэ Тел: 49-721-625370 Германия – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германия – Розенхайм Тел: 49-8031-354-560 Израиль – Ход ха-Шарон Тел: 972-9-775-5100 Италия – Милан Тел: 39-0331-742611 Факс: 39-0331-466781 Италия – Падуя Тел: 39-049-7625286 Нидерланды – Друнен Тел: 31-416-690399 Факс: 31-416-690340 Норвегия – Тронхейм Тел: 47-72884388 Польша – Варшава Тел: 48-22-3325737 Румыния – Бухарест Tel: 40-21-407-87-50 Испания - Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швеция – Гетеборг Tel: 46-31-704-60-40 Швеция – Стокгольм Тел: 46-8-5090-4654 Великобритания – Вокингем Тел: 44-118-921-5800 Факс: 44-118-921-5820 |
Документы/Ресурсы
 |
MICROCHIP DS00004807F PolarFire Family FPGA Пользовательский поток [pdf] Руководство пользователя DS00004807F PolarFire Family FPGA Custom Flow, DS00004807F, PolarFire Family FPGA Custom Flow, Family FPGA Custom Flow, Custom Flow, Flow |