Сообщение об ошибке intel Регистр выгрузки FPGA IP
Сообщение об ошибке Register Unloader Intel® FPGA IP Core User Guide
Разгрузчик регистра сообщений об ошибках IP-ядро Intel® FPGA (altera_emr_unloader) считывает и сохраняет данные из защищенной схемы обнаружения ошибок в поддерживаемых устройствах Intel FPGA. Вы можете использовать логический интерфейс Avalon® Streaming (Avalon-ST) IP-ядра Error Message Register Unloader для считывания EMR устройства.
Рис. 1. Блок-схема выгрузчика регистра сообщений об ошибках
Когда аппаратное обеспечение обновляет содержимое EMR, ядро IP считывает (или выгружает) и десериализует содержимое EMR, а также позволяет другой логике (например, IP-ядру Intel FPGA Advanced SEU Detection, IP-ядру Intel FPGA Fault Injection или пользовательской логике) получить доступ содержание ЭМИ одновременно.
Особенности
- Извлекает и сохраняет содержимое сообщения регистра ошибок для устройств Intel FPGA.
- Разрешает ввод значения содержимого регистра EMR без изменения битов CRAM.
- Интерфейс Avalon (-ST)
- Простое создание экземпляров с помощью графического интерфейса редактора параметров
- Генерирует синтез VHDL или Verilog HDL files
Поддержка основных IP-устройств
Следующие устройства поддерживают IP-ядро Error Message Register Unloader:
Табл. 1. Поддержка основных IP-устройств
| Design Software | Поддержка основных IP-устройств |
| Intel Quartus® Prime Pro Edition | Устройства Intel Arria® 10 и Intel Cyclone® 10 GX |
| Стандартная версия Intel Quartus Prime | Устройства Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV и Stratix V |
Использование ресурсов и производительность
Программное обеспечение Intel Quartus Prime генерирует следующую оценку ресурсов для устройства FPGA Cyclone V (5CGXFC7C7F23C8). Результаты для других поддерживаемых устройств аналогичны.
Табл. 2. Использование ресурсов IP-устройства основного IP-устройства регистра сообщений об ошибках
| Устройство | ALM | Логические регистры | M20K | |
| первичная | Старшая школа | |||
| 5CGXFC7C7F23C8 | 37 | 128 | 33 | 0 |
Функциональное описание
Поддерживаемые устройства Intel FPGA имеют регистр сообщений об ошибках, указывающий на возникновение ошибки CRC в конфигурационном ОЗУ (CRAM). Ошибки CRAM могут возникать из-за сбоя одного события (SEU). Вы можете использовать логический интерфейс Avalon-ST IP-ядра Error Message Register Unloader для доступа к EMR устройства FPGA. Для бывшегоample, вы можете использовать IP-ядро Error Message Register Unloader с IP-ядрами Intel FPGA Fault Injection и Intel FPGA Advanced SEU Detection для доступа к информации EMR устройства. IP-ядро Error Message Register Unloader контролирует EMR устройства. Когда аппаратное обеспечение обновляет содержимое EMR, ядро IP считывает (или выгружает) и десериализует содержимое EMR. IP-ядро позволяет другой логике (например, IP-ядру Intel FPGA Advanced SEU Detection, IP-ядру Intel FPGA Fault Injection или пользовательской логике) получать одновременный доступ к содержимому EMR. Как показано в #unique_1/unique_1_Connect_42_image_fbb_3mm_gs на странице 3, IP-ядро Error Message Register Unloader создает IP-ядро CRC Error Verify для некоторых устройств.
Примечание. Дополнительные сведения о поддержке SEU для вашего устройства FPGA см. в главе руководства по устранению SEU.
Регистрация сообщений об ошибках
Некоторые устройства FPGA с однократным сбоем (SEU) содержат встроенную схему обнаружения ошибок для обнаружения переворота в любом из битов CRAM устройства из-за программной ошибки. Назначение битов для EMR устройства зависит от семейства устройств. Для получения подробной информации о битах EMR для вашего семейства устройств FPGA обратитесь к главе руководства по устранению SEU.
Сигналы
Таблица 3. Сигналы выгрузчика регистра сообщений об ошибках
| сигнал | Ширина | Руководство | Описание |
| Часы | 1 | вход | Входной тактовый сигнал. |
| сброс | 1 | вход | Логический сигнал сброса с активным высоким уровнем. |
| emr_read | 1 | вход | По желанию. Этот активный высокий сигнал инициирует повторное считывание текущего содержимого EMR. Содержимое EMR обновляется, когда устройство обнаруживает новую ошибку. EMR содержит ошибку до тех пор, пока не будет обнаружена новая ошибка, даже если внутренняя или внешняя очистка исправит ошибку. |
| crcerror | 1 | Результат | Указывает на обнаружение ошибки CRC. Этот сигнал синхронизируется с тактовым портом IP-ядра выгрузчика регистра сообщений об ошибках. |
| crcerror_pin | 1 | Результат | Подключите этот сигнал к выводу CRC_Error. Этот сигнал синхронен с внутренним генератором устройства. |
| crcerror_clk | 1 | вход | Ошибка CRC Проверьте входной тактовый сигнал ядра IP. |
| crcerror_reset | 1 | вход | Ошибка CRC Проверьте активный высокий логический сигнал сброса ядра IP. |
| эмр[N-1:0] | 46, 67 или 78 | Результат | Этот порт данных содержит содержимое регистра сообщений об ошибках устройства, как определено в главе руководства по устранению SEU:
• Устройства Intel Arria 10 и Intel Cyclone 10 GX имеют 78-разрядные EMR. • Устройства Stratix V, Arria V и Cyclone V имеют 67-битные EMR. • Старые устройства имеют 46-битные EMR. Выходные сигналы EMR соответствуют определению интерфейса Avalon-ST. N 46, 67 или 78. |
| emr_valid | 1 | Результат | Активный высокий уровень, когда содержимое сигнала emr является допустимым. Этот сигнал соответствует определению интерфейса Avalon. |
| emr_error | 1 | Результат | Этот сигнал имеет активный высокий уровень, когда текущая выходная передача EMR имеет ошибку и должна быть проигнорирована. Как правило, этот сигнал указывает на то, что тактовая частота на входе EMR слишком медленная. Этот сигнал соответствует определению интерфейса Avalon. |
| эндофулчип | 1 | Результат | Дополнительный выходной сигнал, указывающий на конец каждого полного цикла обнаружения ошибок микросхемы для всего устройства. Только устройства Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V и Cyclone V. |
тайминг
IP-ядру выгрузки регистра сообщений об ошибках требуется два тактовых цикла для схемы сообщения об ошибке устройства, а также следующие дополнительные входные тактовые циклы выгрузки регистра сообщений об ошибках для выгрузки содержимого EMR: N + 3, где N — ширина сигнала emr.
- 122 такта для устройств Intel Arria 10 и Intel Cyclone 10 GX
- 70 тактов для устройств Stratix V, Arria V и Cyclone V
- 49 тактов для устройств Stratix IV и Arria II GZ/GX
Поведение синхронизации IP (устройства Intel Arria 10 и Intel Cyclone 10 GX)
На следующих кривых показано поведение синхронизации IP-ядра регистра сообщений об ошибках для устройств Intel Arria 10 и Intel Cyclone 10 GX.
Рис. 2. Временная диаграмма сигнала emr_valid для исправимых ошибок (0 < тип на основе столбцов < 3'b111)
Рис. 3. Сигнал emr_valid для исправимых ошибок только после включения питания (тип на основе столбцов == 3'b0)
Примечание. При первой загрузке битового потока ПЛИС один раз выполняет EDCRC на основе кадров, вычисляет контрольный бит на основе столбцов и превращает его в EDCRC на основе столбцов. Эта временная диаграмма относится к ошибке, обнаруженной во время EDCRC на основе кадров.
Рисунок 4. Сигнал emr_valid для неисправимых ошибок
Рисунок 5. Временная диаграмма emr_error
Синхронизация всех других устройств
На следующих кривых показано поведение ядра IP ядра выгрузки сообщений об ошибках для устройств Stratix V, Stratix IV, Arria V, Arria II GZ/GX и Cyclone V.
Рисунок 6. Временная диаграмма emr_read
Рисунок 7. Временная диаграмма emr_valid
Рисунок 8. Example Временная диаграмма ошибок EMR
- В случае 2 последовательных ошибок SEU ядро IP устанавливает emr_error для потерянного содержимого EMR.
- Ядро IP устанавливает emr_error, если обнаруживает задний фронт импульса crcerror для следующей ошибки, прежде чем ядро IP загрузит предыдущее содержимое регистра обновления пользователя EMR в регистр сдвига пользователя.
- Нарастающий фронт crcerror сбрасывает emr_error.
- emr_error является критическим состоянием системы и может указывать на то, что входные часы регистра сообщений об ошибках слишком медленные.
Настройки параметров
Таблица 4. Параметры регистра выгрузки сообщений об ошибках
| Параметр | Значение | По умолчанию | Описание |
| CRC ошибка проверки делителя часов | 1, 2, 4, 8, 16,
32, 64, 128, 256 |
2 | Указывает значение делителя тактового сигнала обнаружения ошибок, применяемое к внутреннему генератору. Разделенные часы управляют внутренней функцией CRC. Этот параметр должен соответствовать ERROR_CHECK_FREQUENCY_DIVISOR.
Настройки Intel Quartus Prime File (.qsf) параметр, в противном случае программа выдает предупреждение. Устройства Stratix IV и Arria II не поддерживают значение 1. |
| Включить виртуальный JTAG Внедрение ошибки CRC | Вкл выкл | от | Включает функции внутрисистемных источников и зондов (ISSP) для ввода содержимого регистра EMR через JTAG интерфейса без изменения значения CRAM. Используйте этот интерфейс для устранения неполадок пользовательской логики, подключенной к ядру. |
| Входная тактовая частота | Любые | 50 МГц | Определяет частоту входных тактовых импульсов ядра IP регистра сообщений об ошибках. Этот вариант применим, когда Входные часы управляются внутренним генератором параметр выключен. |
| Входные часы управляются внутренним генератором | Вкл выкл | от | Указывает, что внутренний осциллятор обеспечивает входной такт ядра. Включите этот параметр, если внутренний генератор управляет входным тактовым сигналом ядра пользовательской конструкции.
Примечание: На частоту внутреннего генератора не влияет делитель тактового сигнала проверки ошибок CRC. |
| Ошибка CRC Проверьте входную тактовую частоту | 10 - 50 МГц | 50 МГц | Указывает ошибку CRC. Проверьте входную тактовую частоту ядра IP (ALTERA_CRCERROR_VERIFY).
Только устройства Stratix IV и Arria II. |
| Завершение полного цикла обнаружения ошибок чипа | Вкл выкл | от | Необязательный. Включите, чтобы активировать этот сигнал в конце каждого полного цикла обнаружения ошибок микросхемы.
Только устройства Stratix V, Intel Arria 10, Arria V, Cyclone V и Intel Cyclone 10 GX. |
Установка и лицензирование IP-ядер Intel FPGA
Установка программного обеспечения Intel Quartus Prime включает IP-библиотеку Intel FPGA. Эта библиотека предоставляет множество полезных IP-ядер для вашего производственного использования без необходимости в дополнительной лицензии. Некоторые IP-ядра Intel FPGA требуют приобретения отдельной лицензии для производственного использования. Режим оценки IP-ядра Intel FPGA позволяет вам оценить эти лицензированные IP-ядра Intel FPGA в моделировании и аппаратном обеспечении, прежде чем принять решение о покупке полной лицензии на IP-ядро. Вам нужно приобрести полную производственную лицензию для лицензированных ядер Intel IP только после того, как вы завершите тестирование оборудования и будете готовы использовать IP в производстве. Программное обеспечение Intel Quartus Prime по умолчанию устанавливает IP-ядра в следующих местах:
Рис. 9. Путь установки ядра IP
Таблица 5. Места установки ядра IP
| Местонахождение | Software | Платформа |
| :\intelFPGA_pro\quartus\ip\altera | Intel Quartus Prime Pro Edition | Windows * |
| :\intelFPGA\quartus\ip\altera | Стандартная версия Intel Quartus Prime | Windows |
| :/intelFPGA_pro/quartus/ip/altera | Intel Quartus Prime Pro Edition | Linux * |
| :/intelFPGA/quartus/ip/altera | Стандартная версия Intel Quartus Prime | Linux |
Настройка и создание IP-ядер
Вы можете настроить IP-ядра для поддержки широкого спектра приложений. Каталог Intel Quartus Prime IP и редактор параметров позволяют быстро выбирать и настраивать основные IP-порты, функции и выходные данные. files.
Каталог IP и редактор параметров
В каталоге IP отображаются IP-ядра, доступные для вашего проекта, включая IP-адрес Intel FPGA и другие IP-адреса, которые вы добавляете в путь поиска в каталоге IP. Используйте следующие функции каталога IP, чтобы найти и настроить ядро IP:
- Отфильтровать каталог IP, чтобы показать IP для активного семейства устройств или показать IP для всех семейств устройств. Если у вас нет открытого проекта, выберите семейство устройств в IP-каталоге.
- Введите в поле поиска, чтобы найти любое полное или частичное имя ядра IP в каталоге IP.
- Щелкните правой кнопкой мыши имя ядра IP в каталоге IP, чтобы отобразить сведения о поддерживаемых устройствах, открыть папку установки ядра IP и найти ссылки на документацию по IP.
- Нажмите «Поиск IP-адреса партнера», чтобы получить доступ к информации об IP-адресе партнера на веб-сайте. web.
Редактор параметров предлагает вам указать имя варианта IP, дополнительные порты и выходные данные. file варианты генерации. Редактор параметров генерирует IP-адрес Intel Quartus Prime верхнего уровня. file (.ip) для варианта IP в проектах Intel Quartus Prime Pro Edition. Редактор параметров генерирует IP-адрес Quartus верхнего уровня. file (.qip) для варианта IP в проектах Intel Quartus Prime Standard Edition. Эти files представляют вариант IP в проекте и хранят информацию о параметрах.
Рис. 10. Редактор параметров IP (Intel Quartus Prime Pro Edition)
Рис. 11. Редактор параметров IP (Intel Quartus Prime Standard Edition)
Редактор параметров
Редактор параметров помогает настроить основные порты IP, параметры и выходные данные. file варианты генерации. К основным элементам управления редактора параметров относятся следующие:
- Используйте окно «Предустановки», чтобы применить предустановленные значения параметров для конкретных приложений (для некоторых ядер).
- Используйте окно сведений, чтобы view описания портов и параметров, а также ссылки на документацию.
- Щелкните «Создать» ➤ «Создать систему тестового стенда», чтобы сгенерировать систему тестового стенда (для выбранных ядер).
- Щелкните «Создать» ➤ «Создать пример».ample Дизайн для создания exampдизайн (для некоторых ядер).
- Нажмите «Проверить целостность системы», чтобы проверить общие компоненты системы на соответствие компаньону. fileс. (только для систем Platform Designer)
- Нажмите «Синхронизировать всю информацию о системе», чтобы проверить общие компоненты системы по сравнению с компаньоном. fileс. (только для систем Platform Designer)
Каталог IP также доступен в Platform Designer (View ➤ Каталог IP). Каталог IP Platform Designer включает в себя эксклюзивные межсистемные соединения, обработку видео и изображений, а также другие IP-адреса системного уровня, которых нет в каталоге IP Intel Quartus Prime. См. Создание системы с помощью Platform Designer или Создание системы с помощью Platform Designer (стандартная версия) для получения информации об использовании IP в Platform Designer (Standard) и Platform Designer соответственно.
Сопутствующая информация
- Создание системы с помощью Platform Designer
- Создание системы с помощью Platform Designer (Стандартно) (Стандартно)
Указание параметров и опций IP Core
Выполните следующие действия, чтобы указать параметры и параметры ядра IP.
- В IP-каталоге Platform Designer (Инструменты ➤ IP-каталог) найдите и дважды щелкните имя ядра IP, которое необходимо настроить. Появится редактор параметров.
- Укажите имя верхнего уровня для своего пользовательского варианта IP. Это имя идентифицирует вариант ядра IP. files в вашем проекте. При появлении запроса также укажите целевое семейство устройств FPGA и выходные данные. file предпочтения HDL. Нажмите «ОК».
- Укажите параметры и опции для вашего варианта IP:
- При необходимости выберите предустановленные значения параметров. Предустановки определяют все начальные значения параметров для конкретных приложений (где это предусмотрено).
- Укажите параметры, определяющие функциональные возможности IP-ядра, конфигурации портов и особенности устройства.
- Укажите параметры для создания списка соединений синхронизации, имитацион- ной модели, испытательного стенда илиampдизайн (где применимо).
- Укажите параметры обработки IP-ядра files в других инструментах EDA.
- Нажмите «Готово», чтобы сгенерировать синтез и другие необязательные параметры. files, соответствующие вашим спецификациям варианта IP. Редактор параметров создает вариант IP-адреса верхнего уровня .qsys. file и ЛПВП files для синтеза и моделирования. Некоторые IP-ядра также одновременно генерируют тестовый стенд или эксample дизайн для тестирования оборудования.
- Чтобы сгенерировать тестовую систему моделирования, выберите «Создать» ➤ «Создать тестовую систему». Создание системы тестового стенда недоступно для некоторых IP-ядер, которые не предоставляют тестовый стенд для моделирования.
- Чтобы сгенерировать HDL ex верхнего уровняampфайл для проверки оборудования, щелкните «Создать» ➤ «HDL Ex».ampле. Создать ➤ HDL Example недоступен для некоторых IP-ядер.
Вариант IP верхнего уровня добавлен в текущий проект Intel Quartus Prime. Нажмите «Проект» ➤ «Добавить/удалить». Files в Project, чтобы вручную добавить .qsys (Intel Quartus Prime Standard Edition) или .ip (Intel Quartus Prime Pro Edition) file к проекту. Сделайте соответствующие назначения контактов для подключения портов.
Выходные данные генерации ядра (Intel Quartus Prime Pro Edition)
Программное обеспечение Intel Quartus Prime генерирует следующий вывод file структура для отдельных IP-ядер, не являющихся частью системы Platform Designer.
Рис. 12. Выходные данные генерации отдельных IP-ядер (Intel Quartus Prime Pro Edition)
Таблица 6. Выходные данные Files поколения Intel FPGA IP
| File Имя | Описание |
| <ваш_ip>.ip | Вариант IP верхнего уровня file который содержит параметризацию ядра IP в вашем проекте. Если вариант IP является частью системы Platform Designer, редактор параметров также создает файл .qsys. file. |
| <ваш_ip>.cmp | Декларация компонента VHDL (.cmp) file это текст file который содержит локальные общие определения и определения портов, которые вы используете в дизайне VHDL. files. |
| <ваш_ip>_generation.rpt | Журнал генерации IP или Platform Designer file. Отображает сводку сообщений во время генерации IP. |
| продолжение… | |
| File Имя | Описание |
| <ваш_ip>.qgsimc (только для систем с конструктором платформ) | Кэширование моделирования file который сравнивает .qsys и .ip files с текущей параметризацией системы Platform Designer и IP-ядра. Это сравнение определяет, может ли Platform Designer пропустить регенерацию HDL. |
| <ваш_ip>.qgsynth (только для систем с конструктором платформ) | Кэширование синтеза file который сравнивает .qsys и .ip files с текущей параметризацией системы Platform Designer и IP-ядра. Это сравнение определяет, может ли Platform Designer пропустить регенерацию HDL. |
| <ваш_ip>.qip | Содержит всю информацию для интеграции и компиляции компонента ИС. |
| <ваш_ip>.csv | Содержит информацию о статусе обновления IP-компонента. |
| .bsf | Символическое представление варианта IP для использования в блок-схеме. Fileс (.bdf). |
| <ваш_ip>.spd | вход file что ip-make-simscript требует создания сценариев моделирования. .spd file содержит список files, которые вы создаете для симуляции, вместе с информацией о памяти, которую вы инициализируете. |
| <ваш_ip>.ppf | Планировщик контактов File (.ppf) хранит назначения портов и узлов для IP-компонентов, которые вы создаете для использования с планировщиком выводов. |
| <ваш_ip>_bb.v | Используйте черный ящик Verilog (_bb.v) file как объявление пустого модуля для использования в качестве черного ящика. |
| <ваш_ip>_inst.v или _inst.vhd | ЛПВП эксampле шаблон инстанцирования. Скопируйте и вставьте содержимое этого file в свой HDL file для создания экземпляра варианта IP. |
| <ваш_ip>.regmap | Если IP-адрес содержит регистрационную информацию, программное обеспечение Intel Quartus Prime создает файл .regmap. file. .regmap file описывает информацию карты регистров ведущего и ведомого интерфейсов. Этот file комплементов
.sopcinfo file путем предоставления более подробной регистрационной информации о системе. Этот file включает отображение регистра views и настраиваемая пользователем статистика в системной консоли. |
| <ваш_ip>.svd | Позволяет инструментам отладки системы HPS view карты регистров периферийных устройств, которые подключаются к HPS в системе Platform Designer.
Во время синтеза программное обеспечение Intel Quartus Prime сохраняет .svd files для ведомого интерфейса, видимого для мастеров системной консоли в .sof file в сеансе отладки. Системная консоль читает этот раздел, который Platform Designer запрашивает информацию о карте регистров. Для системных ведомых устройств Platform Designer обращается к регистрам по имени. |
| <ваш_ip>.vваш_ip>.vhd | HDL file, которые создают каждый подмодуль или дочернее IP-ядро для синтеза или моделирования. |
| наставник/ | Содержит сценарий msim_setup.tcl для настройки и запуска имитации. |
| альдек/ | Содержит скрипт rivierapro_setup.tcl для настройки и запуска моделирования. |
| / синопсис / vcs
/ синопсис / vcsmx |
Содержит сценарий оболочки vcs_setup.sh для настройки и запуска моделирования.
Содержит сценарий оболочки vcsmx_setup.sh и synopsys_sim.setup. file настроить и запустить симуляцию. |
| /каденция | Содержит сценарий оболочки ncsim_setup.sh и другие настройки. files, чтобы настроить и запустить симуляцию. |
| /xcelium | Содержит сценарий оболочки параллельного симулятора xcelium_setup.sh и другие настройки. files, чтобы настроить и запустить симуляцию. |
| /подмодули | Содержит ЛПВП files для основного субмодуля IP. |
| <IP-субмодуль>/ | Platform Designer создает подкаталоги /synth и /sim для каждого каталога IP-подмодуля, который создает Platform Designer. |
Указание основных параметров и опций IP (устаревшие редакторы параметров)
Некоторые IP-ядра используют устаревшую версию редактора параметров для настройки и генерации. Выполните следующие действия, чтобы настроить и создать вариант IP с помощью устаревшего редактора параметров.
Примечание: Редактор устаревших параметров генерирует другой вывод file структуру, чем последний редактор параметров. См. раздел «Указание параметров и опций ядра IP» для настройки ядер IP, использующих последнюю версию редактора параметров.
Рис. 13. Устаревшие редакторы параметров
- В IP-каталоге (Инструменты ➤ IP-каталог) найдите и дважды щелкните имя ядра IP, которое нужно настроить. Появится редактор параметров.
- Укажите имя верхнего уровня и вывод HDL file тип для вашего варианта IP. Это имя идентифицирует вариант ядра IP. files в вашем проекте. Нажмите «ОК».
- Укажите параметры и опции для вашего варианта IP в редакторе параметров. Информацию о конкретных параметрах ядра IP см. в руководстве пользователя ядра IP.
- Нажмите Finish или Generate (в зависимости от версии редактора параметров). Редактор параметров генерирует files для вашего варианта IP в соответствии с вашими спецификациями. Нажмите «Выход», если будет предложено, когда генерация завершена. Редактор параметров добавляет .qip верхнего уровня file к текущему проекту автоматически.
Примечание: Чтобы вручную добавить в проект вариант IP, созданный с помощью устаревшего редактора параметров, выберите «Проект» ➤ «Добавить/удалить». Files в Project и добавьте вариант IP .qip file.
Выходные данные генерации ядра IP (Intel Quartus Prime Standard Edition)
Программное обеспечение Intel Quartus Prime Standard Edition генерирует один из следующих выходных данных. file структуры для отдельных IP-ядер, которые используют один из устаревших редакторов параметров.
Рис. 14. Сгенерированное IP-ядро Files (старые редакторы параметров)
Сгенерированный IP File Выход А
Сгенерированный IP File Выход B
Сгенерированный IP File Выход С
Сгенерированный IP File Выход D
Ноты:
- Если поддерживается и включен для вашего варианта IP
- Если создаются функциональные модели моделирования
- Игнорировать этот каталог
История изменений документа для регистра сообщений об ошибках Выгрузчик Intel FPGA IP IP Core User Guide
| Версия документа | Версия Intel Quartus Prime | изменения |
| 2018.05.23 | 18.0 | • IP-адрес переименован из IP-ядро выгрузчика регистра сообщения об ошибке Intel FPGA
в Сообщение об ошибке Регистр Разгрузчик IP-ядро Intel FPGA. • Обновленные цифры emr_valid Сигнал для исправимых ошибок только после включения питания (тип на основе столбцов == 3'b0) и emr_valid Сигнал о неисправимых ошибках. |
| Время | Версия | изменения |
| Декабрь 2017 | 2017.12.18 | • Переименовал документ как Сообщение об ошибке Intel FPGA Register Unloader IP Core User User.
• Обновлена таблица «Поддержка базовых IP-устройств». • Обновлено в соответствии с последними стандартами брендинга. • Внесены редакционные обновления во весь документ. |
| Июль 2017 | 2017.07.15 | • Добавлена поддержка устройств Intel Cyclone 10 GX.
• Изменен V-Type на Column-Based Type на временных диаграммах IP. • Предоставлены отдельные инструкции по параметризации для Intel Quartus Prime Pro Edition и Intel Quartus Prime Standard Edition. • Обновлено в соответствии с последними стандартами брендинга. |
| Май 2016 | 2016.05.02 | • Удален пункт о поддержке Verilog HDL RTL.
• Изменены ссылки Quartus II на Quartus Prime. |
| Июнь 2015 | 2015.06.12 | Обновлены сведения о поддержке Arria 10. |
| Декабрь 2014 | 2014.12.15 | Начальная версия. |
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги. *Другие названия и торговые марки могут быть заявлены как собственность других лиц.
Документы / Ресурсы
 |
Сообщение об ошибке intel Зарегистрировать разгрузчик FPGA IP Core [pdf] Руководство пользователя Сообщение об ошибке IP-ядро FPGA регистра выгрузки, Ошибка, сообщение IP-ядра FPGA регистра выгрузки, IP-ядро FPGA регистра выгрузки, IP-ядро FPGA выгрузчика |
Рекомендации
-
1. Регистр сообщения об ошибке Выгрузчик Intel® FPGA IP Core User Guide
-
Руководства пользователя программного обеспечения Intel® Quartus® Prime
-
1. Ответы на часто задаваемые вопросы
- Руководство пользователя
