Гибридный контроллер памяти ALTERA Arria 10, конструкция ExampРуководство пользователя

Гибридный контроллер памяти ALTERA Arria 10, конструкция Example

Гибридный контроллер памяти Cube Design Example Руководство пользователя содержит информацию о конструкции и использовании аппаратного обеспечения контроллера HMC exampле. Руководство обновлено для Quartus Prime Design Suite 16.0 и последний раз обновлялось 2 мая 2016 г.
Дизайн Эксample Краткое руководство содержит пошаговые инструкции по компиляции, моделированию, созданию и тестированию проекта контроллера HMC exampле. См. рис. 1-1 дляview шагов развития.

Дизайн Example Описание

Аппаратная конструкция контроллера HMC exampФайл включает в себя различные компоненты, такие как устройство Board Arria 10, IP-ядро контроллера HMC, часы и сброс TX PLL, генератор запросов пути данных и монитор ответов, TX/TX FIFO MAC, RX MAC, контроль и светодиоды Test Avalon-MM, интерфейс состояния контроллера. , Avalon-MM I 2C Master, автомат инициализации, устройство смены линий передачи, приемопередатчик x16, устройство смены линий приема, интерфейс реконфигурации приемопередатчика Arria 10 и устройство HMC. ЭксampПроект требует определенных настроек для правильной работы комплекта разработки Arria 10 GX FPGA с дочерней платой HMC.

Дополнительная информация

В разделе «Дополнительная информация» содержится подробная информация о структуре каталогов для сгенерированного проекта example, историю изменений руководства пользователя, типографские обозначения, использованные в руководстве, и способы обращения в корпорацию Intel за поддержкой.

Инструкции по использованию продукта

Следуйте приведенным ниже инструкциям, чтобы использовать конструкцию аппаратного обеспечения контроллера HMC ex.ampль:

1. Скомпилируйте дизайн exampс помощью симулятора
2. Выполнение функционального моделирования
3. Генерировать дизайн example
4. Скомпилируйте дизайн exampле используя Quartus Prime
5. Протестируйте аппаратный дизайн

Обратите внимание, что аппаратная конфигурация и тест files для дизайна exampфайлы находятся в /example_design/par, а симуляция fileнаходятся в /example_design/сим.

Чтобы помочь вам понять, как использовать IP-ядро Hybrid Memory Cube Controller, в ядре есть моделируемый тестовый стенд и аппаратный дизайн exampФайл, поддерживающий компиляцию и тестирование оборудования. Когда вы создаете дизайн example, редактор параметров автоматически создает fileЭто необходимо для моделирования, компиляции и тестирования проекта на аппаратном уровне. Вы можете загрузить скомпилированный проект в комплект для разработки Intel® Arria® 10 GX FPGA.

Сопутствующая информация
Руководство пользователя IP Core контроллера Hybrid Memory Cube

Дизайн ExampСтруктура каталогов

Аппаратная конфигурация и тест files (аппаратный дизайн exampле) находятся вample_design_install_dir>/example_design/пар. Моделирование files (стенд только для моделирования) расположены вample_design_install_dir>/example_design/сим.

Дизайн ExampКомпоненты

Аппаратная конструкция контроллера HMC exampФайл включает в себя следующие компоненты:

• IP-ядро контроллера HMC с эталонной тактовой частотой CDR, установленной на 125 МГц, и с настройками сопоставления RX и TX по умолчанию.
  Внимание: Дизайн эксample требует, чтобы эти настройки правильно работали на Arria 10 GX FPGA Development Kit с дочерней платой HMC.
• Логика клиента, которая координирует программирование ядра IP, а также генерацию и проверку пакетов.
• JTAG контроллер, который взаимодействует с Altera System Console. Вы взаимодействуете с клиентской логикой через системную консоль.

Перечисляет ключ files, которые реализуют exampле тестовый стенд.

/src/hmcc_exampле.св	Аппаратный дизайн высшего уровня example file.
/sim/hmcc_tb.sv	Верхний уровень file для моделирования.
Скрипты тестового стенда Примечание: Используйте предоставленный Makefile для создания этих скриптов.
/sim/run_vsim.do	Скрипт ModelSim для запуска тестового стенда.
/sim/run_vcs.sh	Сценарий Synopsys VCS для запуска тестового стенда.
/sim/run_ncsim.sh	Сценарий Cadence NCSim для запуска тестового стенда.

Генерация проекта Example

Рисунок 1-5: ПримерampВкладка Design в редакторе параметров контроллера Hybrid Memory Cube

Выполните следующие действия, чтобы сгенерировать аппаратный дизайн Arria 10 ex.ampфайл и тестовый стенд:

1. В каталоге IP (Инструменты > Каталог IP) выберите семейство целевых устройств Arria 10.
2. В каталоге IP найдите и выберите Hybrid Memory Cube Controller. Появится окно Новый вариант IP.
3. Укажите имя верхнего уровня для своего индивидуального варианта IP. Редактор параметров сохраняет настройки вариантов IP в file названный .qsys.
4. Вы должны выбрать конкретное устройство Arria 10 в поле «Устройство» или оставить устройство по умолчанию, выбранное программным обеспечением Quartus Prime.
5. Нажмите «ОК». Появится редактор параметров IP.
6. На вкладке IP укажите параметры для вашего варианта IP-ядра.
7. На бывшемampНа вкладке «Дизайн» выберите следующие настройки для внешнего вида.ampль:
   1. В разделе «Выбор проекта» выберите параметр «Дочерняя плата HMCC».
   2. Для ExampЛе Дизайн Files, выберите параметр «Симуляция», чтобы создать тестовый стенд, и выберите параметр «Синтез», чтобы создать дизайн аппаратного обеспечения exampим.
   3. Для сгенерированного формата HDL доступен только Verilog.
   4. Для Target Development Kit выберите Arria 10 GX FPGA Development Kit (Production Silicon).
      Внимание: Когда вы выбираете этот комплект, аппаратная конструкция example перезаписывает ваш предыдущий выбор устройства устройством на целевой плате. Когда вы создаете дизайн exampле, программное обеспечение Intel Quartus Prime создает Intel
      Проект Quartus Prime, настройки и назначение контактов для выбранной вами платы. Если вы не хотите, чтобы программное обеспечение предназначалось для конкретной платы, выберите «Нет».
8. Нажмите «Создать пример».ampКнопка «Дизайн»

Понимание тестового стенда

Altera предоставляет дизайн-проектampфайл с IP-ядром контроллера HMC. Дизайн эксampФайл доступен как для имитации вашего ядра IP, так и для компиляции. Дизайн эксample в моделировании функционирует как основной испытательный стенд IP контроллера HMC.
Если вы нажмете Generate Example Design в редакторе параметров контроллера HMC программа Quartus Prime создает демонстрационный тестовый стенд. Редактор параметров предложит вам указать желаемое расположение испытательного стенда.
Для имитации испытательного стенда необходимо предоставить собственную функциональную модель шины HMC (BFM). Altera тестирует дизайн exampИспытательный стенд с Micron Hybrid Memory Cube BFM. Тестовый стенд не включает мастер-модуль I2C, поскольку Micron HMC BFM не поддерживает и не требует настройки с помощью модуля I2C.
В моделировании испытательный стенд управляет TX PLL и интерфейсами тракта данных для выполнения следующей последовательности действий:

1. Настраивает HMC BFM на скорость передачи данных ядра IP контроллера HMC и ширину канала в режиме отклика без обратной связи.
2. Устанавливает связь между BFM и ядром IP.
3. Указывает каждому из четырех портов ядра IP записать четыре пакета данных в BFM.
4. Указывает ядру IP считывать данные из BFM.
5. Проверяет, совпадают ли данные чтения с данными записи.
6. Если данные совпадают, отображается TEST_PASSED.

Моделирование проекта ExampЛе Тестбенч
Рисунок 1-6: Процедура

Выполните следующие шаги, чтобы смоделировать тестовый стенд:

1. В командной строке измените наampкаталог le>/sim.
2. Введите сделать скрипты.
3. Введите одну из следующих команд, в зависимости от вашего симулятора:
4. к view Результаты симуляции:
   1. При запуске тестового стенда в любом из трех поддерживаемых симуляторов сценарий выполняет последовательность тестового стенда и регистрирует активность симулятора вampфайловый каталог>/example_ дизайн/sim/ .бревно. это «vsim», «ncsim» или «vcs».
   2. Когда вы запускаете испытательный стенд в любом из трех поддерживаемых симуляторов, скрипт генерирует сигнал file. Вы можете запустить команду make _gui для загрузки формы волны в форме волны, специфичной для симулятора. viewэ.
      к view форма волны file в симуляторе введите одну из следующих команд:

      Лицензия симулятора Mentor Graphics МодельСимулятор	Командная строка сделать vsim_gui	Waveform File <design exampфайловый каталог>/ ехample_design/sim/mentor/hmcc_wf.wlf
      Визуальная среда Synopsys Discovery	сделать vcs_gui	<design exampфайловый каталог>/ ехample_design/sim/hmcc_wf.vpd
      Форма сигнала каденса SimVision	сделать ncsim_gui	<design exampфайловый каталог>/ ехample_design/sim/cadence/hmcc_wf.shm
5. Проанализируйте результаты. Успешный тестовый стенд отправляет и получает десять пакетов на порт и отображает Test_PASSED».

Настройка доски

Настройте плату для запуска аппаратного дизайна exampим.
Внимание: убедитесь, что питание отключено, прежде чем изменять какие-либо настройки.

1. Установите DIP-переключатели на дочерней плате следующим образом:
2. Установите DIP-переключатель SW1, чтобы указать идентификатор куба 0:
   

   Коммутатор	Функция	настройка
   1	КУБ[0]	Откройте
   2	КУБ[1]	Откройте
   3	КУБ[2]	Откройте
   4	-	Не волнует

Установите DIP-переключатель SW2, чтобы задать настройки часов:

Коммутатор	Функция	настройка
1	CLK1_FSEL0	Открытый (125 МГц)
2	CLK1_FSEL1	Открытый (125 МГц)
3	CLK1_SEL	Открытый (Кристалл)
4	-	Не волнует

• Подключите дочернюю плату HMC к комплекту разработки Arria 10 FPGA, используя разъемы J8 и J10 дочерней платы.
• Установите перемычки на наборе разработки Arria 10 GX FPGA:
• Добавьте шунты к перемычке J8, чтобы выбрать 1.5 В в качестве настройки VCCIO для разъема B FMC.
• Добавьте шунты к перемычке J11, чтобы выбрать 1.8 В в качестве настройки VCCIO для разъема A FMC.

Компиляция и тестирование Design Exampле в оборудовании

Скомпилировать и запустить демонстрационный тест на аппаратном проекте exampле, выполните следующие действия

1. Обеспечьте проектирование оборудования exampГенерация завершена.
2. В программе Quartus Prime откройте проект Quartus Prime.ample_design_install_dir> /example_design/par/hmcc_exampле.qpf.
3. На панели компиляции нажмите «Компилировать дизайн» (Intel Quartus Prime Pro Edition) или выберите «Обработка» > «Начать компиляцию» (Intel Quartus Prime Standard Edition).
4. После создания файла .sof выполните следующие действия, чтобы запрограммировать аппаратное обеспечение example на устройстве Arria 10:
   1. Выберите «Инструменты» > «Программист».
   2. В программаторе нажмите «Настройка оборудования».
   3. Выберите устройство программирования.
   4. Выберите и добавьте комплект разработки Arria 10 GX FPGA, к которому может подключиться ваш сеанс Quartus Prime.
   5. Убедитесь, что режим установлен на JTAG.
   6. Нажмите «Автоопределение» и выберите любое устройство.
   7. Дважды щелкните устройство Arria 10.
   8. Откройте .sof вample_design_install_dir>/example_design/пар/выход_ files,
      Внимание: Программное обеспечение Quartus Prime меняет устройство на то, что в .sof.
   9. В строке с вашим .sof установите флажок в столбце Program/Configure.
   10. Нажмите кнопку Пуск.
   11. После того, как программное обеспечение настроит устройство с аппаратным дизайном exampле, наблюдайте за светодиодами платы:
       1. Мигающий красный светодиод означает, что дизайн запущен.
       2. Два зеленых светодиода рядом с мигающим красным светодиодом означают, что канал HMC инициализирован и тест пройден.
       3. Один красный светодиод рядом с мигающим красным светодиодом означает, что тест не пройден.
   12. Необязательный. Используйте испытательный стенд системной консоли, чтобы просмотреть дополнительные выходные данные теста.
       Примечание: Используйте системную консоль для мониторинга сигналов состояния в проекте ex.ample, когда плата подключена к компьютеру через порт JTAG интерфейс. Системная консоль показывает состояние светодиода платы для удаленного мониторинга, состояние инициализации для каждого шага, а также состояние генератора запросов каждого порта и средства проверки ответов. Системная консоль также предоставляет интерфейс для запуска или повторного запуска теста.
       1. Выберите Инструменты > Средства отладки системы > Системная консоль.
       2. В системной консоли выберите File > Выполнить скрипт.
       3. Откройте приложение file <example_design_install_dir>/example_design/par/sysconsole_testbench.tcl.
       4. Программное обеспечение загружает графический тестовый вывод. Выберите «Перезапустить», чтобы снова запустить тест.

Компиляция и тестирование Design Exampле в оборудовании

Дизайн контроллера гибридного куба памяти

Дизайн Example Описание

Дизайн эксampФайл демонстрирует функциональность IP-ядра Hybrid Memory Cube Controller. Вы можете сгенерировать дизайн из Example Вкладка Design графического интерфейса пользователя (GUI) Hybrid Memory Cube Controller в редакторе IP-параметров.

Особенности

• Мастер I2C и конечный автомат инициализации I2C для дочерней платы HMC и конфигурации HMC
• ATX PLL и конечный автомат повторной калибровки приемопередатчика
• Генератор запросов
• Запрос монитора
• Интерфейс системной консоли

Требования к аппаратному и программному обеспечению
Altera использует следующее аппаратное и программное обеспечение для тестирования конструкции exampль:

• Программное обеспечение Intel Quartus Prime
• Системная консоль
• ModelSim-AE, Modelsim-SE, NCsim (только Verilog HDL) или симулятор VCS
• Комплект для разработки Arria 10 GX FPGA
• Дочерняя карта HMC

Функциональное описание

Altera предоставляет готовый к компиляции пример дизайна.ampфайл с IP-ядром контроллера HMC. Этот дизайн бывшийample предназначен для комплекта разработки Arria 10 GX FPGA с дочерней платой HMC, подключенной через разъемы FMC.
Вы можете использовать дизайн в качестве эксample для правильного подключения вашего IP-ядра к вашему проекту или в качестве начального проекта, который вы можете настроить в соответствии с вашими требованиями к дизайну. Дизайн эксampФайл включает в себя главный модуль I2C, модуль повторной калибровки PLL/CDR, одно внешнее IP-ядро PLL приемопередатчика и логику для генерации и проверки транзакций. Дизайн эксampПредполагается, что используется устройство Micron HMC 15G-SR HMC, котороеurlчернильное устройство на дочерней карте. Дизайн эксampФайл включает один экземпляр ядра IP и подключается к одному каналу на устройстве HMC. Рис. 2-1: Контроллер HMC, исполнение Exampблок-схема

После того, как вы настроите FPGA Arria 10 с дизайном example, контроллер I2C настраивает встроенные тактовые генераторы и устройство HMC. Когда калибровка завершится, дизайн example калибрует ATX PLL. Во время работы генератор запросов генерирует команды чтения и записи, которые затем обрабатывает IP-ядро контроллера HMC. Монитор запросов захватывает ответы от ядра IP и проверяет их на корректность.

Сигналы интерфейса
Табл. 2-1: Конструкция IP-ядра контроллера HMC Exampле Сигналы

Название сигнала clk_50	Руководство вход	Ширина (бит) 1	Описание Входная частота 50 МГц.
hssi_refclk	вход	1	Эталонные часы CDR для IP-ядра HMC и HMCC.

Название сигнала hmc_lxrx	Руководство вход	Ширина (бит) Количество каналов (16 или 8)	Описание Приемопередатчик FPGA получает контакты.
hmc_lxtx	Результат	Количество каналов (16 или 8)	Передающие контакты приемопередатчика FPGA.
hmc_ctrl_lxrxps	вход	1	Управление энергосбережением приемопередатчика FPGA.
hmc_ctrl_lxtxps	Результат	1	Управление энергосбережением приемопередатчика HMC.
hmc_ctrl_ferr_n	вход	1	Выход HMC FERR_N.
hmc_ctrl_p_rst_n	Результат	1	Вход HMC P_RST_N.
hmc_ctrl_scl	Двунаправленный	1	Часы конфигурации HMC I2C.
hmc_ctrl_sda	Двунаправленный	1	Данные конфигурации HMC I2C.
fmc0_scl	Результат	1	Неиспользованный. Низкий уровень для защиты контактов ввода-вывода FPGA от подтяжки 3.3 В на дочерней плате.
fmc0_sda	Результат	1	Неиспользованный. Низкий уровень для защиты контактов ввода-вывода FPGA от подтяжки 3.3 В на дочерней плате.
нажать кнопку	вход	1	Вход кнопки, используемый для сброса.
heart_beat_n	Результат	1	Выход светодиода сердцебиения.
link_init_complete_n	Результат	1	Инициализация связи завершена Светодиодный индикатор.
test_passed_n	Результат	1	Тест пройден светодиодным выходом.
test_failed_n	Результат	1	Не удалось проверить выход светодиода.

Дизайн Example Карта регистрации
Табл. 2-2: Конструкция IP-ядра контроллера HMC Example Карта регистрации

Запись в эти регистры сбрасывает проект.

Биты 1:0	Имя поля Количество портов	Тип RO	Значение при сбросе Зависит	Описание Количество портов для экземпляра ядра IP.
7:2	Зарезервированный	RO	0x00

Таблица 2-4: Регистр BOARD_LEDs
Этот регистр отражает состояние светодиодов платы.

Биты 0	Имя поля Ошибка тестирования	Тип RO	Значение при сбросе 0x00	Описание Тест провален.
1	Тест пройден	RO	0x00	Тест пройден.
2	Инициализация связи HMCC завершена	RO	0x00	Инициализация канала HMC завершена и готова к передаче данных.
3	Сердцебиение	RO	0x00	Переключается, когда дизайн запущен.
7:4	Зарезервированный	RO	0x00

Таблица 2-5: Регистр TEST_INITIALIZATION_STATUS

Биты 0	Имя поля Генератор часов I2C	Тип RO	Значение при сбросе 0x00	Описание Настроены бортовые тактовые генераторы.
1	Завершена повторная калибровка ATX PLL и приемопередатчика	RO	0x00	PLL ATX и приемопередатчики перекалиброваны на входные часы.
2	Консоль I2C Конфигурация завершена	RO	0x00	Настройка устройства HMC через I2C завершена.
3	Инициализация связи HMC завершена	RO	0x00	Инициализация канала HMC завершена и готова к передаче данных.
7:4	Зарезервированный	RO	0x00

Таблица 2-6: Регистр PORT_STATUS

Биты 0	Имя поля Порт 0 запрашивает OK	Тип RO	Значение при сбросе 0x00	Описание Генерация запроса порта 0 завершена.
1	Порт 0 отвечает OK	RO	0x00	Проверка ответа порта 0 пройдена.
2	Порт 1 запрашивает OK	RO	0x00	Генерация запроса порта 1 завершена.
3	Порт 1 отвечает OK	RO	0x00	Проверка ответа порта 1 пройдена.

Биты 4	Имя поля Порт 2 запрашивает OK	Тип RO	Значение при сбросе 0x00	Описание Генерация запроса порта 2 завершена.
5	Порт 2 отвечает OK	RO	0x00	Проверка ответа порта 2 пройдена.
6	Порт 3 запрашивает OK	RO	0x00	Генерация запроса порта 3 завершена.
7	Порт 4 отвечает OK	RO	0x00	Проверка ответа порта 3 пройдена.

Дополнительная информация

Конструкция контроллера HMC Example История изменений руководства пользователя
Таблица A-1: ​​История изменений документа
Резюмирует новые функции и изменения в дизайне example руководство пользователя IP-ядра контроллера HMC.

Время	Версия ACDS	изменения
2016.05.02	16.0	Начальная версия.

Как связаться с Intel
Таблица A-2. Как связаться с корпорацией Intel
Чтобы найти самую последнюю информацию о продуктах Intel, обратитесь к этой таблице. Вы также можете обратиться в местное торговое представительство Intel или к торговому представителю.

Контакты	Контактный метод	Адрес
Техническая поддержка	Cайт	www.altera.com/support
Техническое обучение	Cайт	www.altera.com/training
	Эл. адрес	FPGAtraining@intel.com
Литература по продукту	Cайт	www.altera.com/literature
Нетехническая поддержка: общая	Эл. адрес	nacomp@altera.com

Контакты   Нетехническая поддержка: лицензирование программного обеспечения

Контактный метод   Эл. адрес

Адрес   авторизация@altera.com

Сопутствующая информация

• www.altera.com/support
• www.altera.com/training
• custrain@altera.com
• www.altera.com/literature
• nacomp@altera.com
• авторизация@altera.com

Типографские соглашения

Таблица A-3: Типографские обозначения
Перечисляет типографские соглашения, используемые в этом документе.

Значок обратной связи позволяет отправить отзыв о документе в Altera. Методы сбора отзывов различаются в зависимости от каждого документа.

Корпорация Интел. Все права защищены. Intel, логотип Intel, слова и логотипы Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus и Stratix являются товарными знаками корпорации Intel или ее дочерних компаний в США и/или других странах. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.
Другие имена и торговые марки могут быть заявлены как собственность других лиц.
101 Innovation Drive, Сан-Хосе, Калифорния 95134

Последнее обновление для Quartus Prime Design Suite: 16.0
УГ-20027
2016.05.02
101 Инновационный драйв
Сан-Хосе, Калифорния 95134
www.altera.com

Документы / Ресурсы

Гибридный контроллер памяти ALTERA Arria 10, конструкция Example [pdf] Руководство пользователя Гибридный контроллер куба памяти Arria 10, конструкция Example, Arria 10, гибридный контроллер памяти Cube Design Exampле, дизайн контроллера Exampле, дизайн Example

Рекомендации

• Указатель документации по ПЛИС
• Ресурсы поддержки Intel Programmable Gate Array (FPGA) | Интел
• Техническое обучение Intel по программируемым вентильным матрицам (FPGA) | Интел
• Документация ПСЖ
• 1. Контроллер гибридного куба памяти Example Краткое руководство
• Руководство пользователя